JP2001102926A - アナログ・デジタル変換器の動的要素不整合ノイズ・シェイピング法 - Google Patents
アナログ・デジタル変換器の動的要素不整合ノイズ・シェイピング法Info
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- H03M1/168—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters and delivering the same number of bits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 ＡＤＣシステムにおいて要素不整合を白色雑
音に変換する方法を提供する。 【解決手段】 ＡＤＣ段は第１アナログ電圧レベルの入
力を受信し、それに対応する第２電圧レベルのデジタル
出力と、第１アナログ電圧レベルと第２アナログ電圧レ
ベルの差分を表すアナログ出力とを供給する。ＡＤＣ段
はこのための複数個のコンデンサを含み、それらのうち
１つのサブグループが帰還コンデンサとして、また残り
の別のサブグループがＤＡＳＣコンデンサとして選択さ
れる。これらの組合せはサンプリング周期毎に異なり、
予め定められたコンデンサのシャッフリング手順に従っ
て決まる。これにより、コンデンサ不整合に付随して発
生する高調波歪はレンジの外側にピークを持つ雑音に変
換される。
音に変換する方法を提供する。 【解決手段】 ＡＤＣ段は第１アナログ電圧レベルの入
力を受信し、それに対応する第２電圧レベルのデジタル
出力と、第１アナログ電圧レベルと第２アナログ電圧レ
ベルの差分を表すアナログ出力とを供給する。ＡＤＣ段
はこのための複数個のコンデンサを含み、それらのうち
１つのサブグループが帰還コンデンサとして、また残り
の別のサブグループがＤＡＳＣコンデンサとして選択さ
れる。これらの組合せはサンプリング周期毎に異なり、
予め定められたコンデンサのシャッフリング手順に従っ
て決まる。これにより、コンデンサ不整合に付随して発
生する高調波歪はレンジの外側にピークを持つ雑音に変
換される。
Description
【０００１】
【発明の属する技術分野】本発明はアナログ・デジタル
変換器（以下“ＡＤＣ”と呼ぶ）システムに関するもの
であって、更に詳細には、そのようなシステムにおいて
要素不整合を白色雑音に変換する方法および装置に関す
る。
変換器（以下“ＡＤＣ”と呼ぶ）システムに関するもの
であって、更に詳細には、そのようなシステムにおいて
要素不整合を白色雑音に変換する方法および装置に関す
る。
【０００２】
【従来の技術】段当りマルチビットのパイプライン方式
ＡＤＣは、一連のサンプリング周期についてアナログ信
号を表すマルチビットのデジタル・コードまたはワード
のストリームを供給するための既知の装置である。各ワ
ードは、対応する一連のサンプリング時点の各々におけ
るアナログ信号の何らかの属性、例えばアナログ信号の
電圧の大きさに対応する値を表現するものである。各サ
ンプリング周期は、その間にサンプリングが発生するの
であるが、第１のサンプル・フェーズと第２の増幅フェ
ーズとに分割される。背景説明として、従来の、段当り
マルチビットのパイプライン方式ＡＤＣの構成について
振り返っておくことは有用である。そのようなＡＤＣが
図１に示されている。４つの段、１２、１４、１６、１
８が示されているが、省略記号２０で示されるように、
それ以上の段を含めることもできる。第１段１２へのラ
イン２２上にアナログ入力信号ＶINが供給される。第１
段１２から第２段１４へのライン２４上に第１の残留信
号（ｒｅｓｉｄｕａｌ ｓｉｇｎａｌ）ＶRES1が供給さ
れる。第２段１４から第３段１６へのライン２６上に第
２の残留信号ＶRES2が供給される。第３段１６から第４
段１８へのライン２８上に第３の残留信号ＶRES3が供給
される。第４段１８からのライン３０上にはそれ以降の
残留信号が供給される、等々である。
ＡＤＣは、一連のサンプリング周期についてアナログ信
号を表すマルチビットのデジタル・コードまたはワード
のストリームを供給するための既知の装置である。各ワ
ードは、対応する一連のサンプリング時点の各々におけ
るアナログ信号の何らかの属性、例えばアナログ信号の
電圧の大きさに対応する値を表現するものである。各サ
ンプリング周期は、その間にサンプリングが発生するの
であるが、第１のサンプル・フェーズと第２の増幅フェ
ーズとに分割される。背景説明として、従来の、段当り
マルチビットのパイプライン方式ＡＤＣの構成について
振り返っておくことは有用である。そのようなＡＤＣが
図１に示されている。４つの段、１２、１４、１６、１
８が示されているが、省略記号２０で示されるように、
それ以上の段を含めることもできる。第１段１２へのラ
イン２２上にアナログ入力信号ＶINが供給される。第１
段１２から第２段１４へのライン２４上に第１の残留信
号（ｒｅｓｉｄｕａｌ ｓｉｇｎａｌ）ＶRES1が供給さ
れる。第２段１４から第３段１６へのライン２６上に第
２の残留信号ＶRES2が供給される。第３段１６から第４
段１８へのライン２８上に第３の残留信号ＶRES3が供給
される。第４段１８からのライン３０上にはそれ以降の
残留信号が供給される、等々である。
【０００３】一般的には、ＡＤＣ１０のようなパイプラ
イン方式のＡＤＣのすべての段は同一である。図１には
一例として、第２段１４の機能部品が示されている。こ
のように、第２段１４の拡大図１５を参照すると入力ラ
イン２４が見え、それはサンプル・ホールド増幅器
（“ＳＨＡ”）３２への入力になっている。ＳＨＡ３２
の出力は、典型的にはフラッシュ（ｆｌａｓｈ）ＡＤＣ
であるｍビットのアナログ・デジタル・サブ変換器（Ａ
ＤＳＣ）３６へのライン３４上へ、また加算ユニット３
８の第１入力へ供給されている。ｍビットＡＤＳＣ３６
の出力はｍビットのサブワードであり、それは第２段１
４の出力として、またｍビットのデジタル・アナログ・
サブ変換器（ＤＡＳＣ）４２への入力としてライン４０
上へ供給される。ｍビットＤＡＳＣ４２の出力は加算ユ
ニット３８の減算入力へつながるライン４４上へ供給さ
れる。加算ユニット３８の出力は２mの理論的利得を有
する２m増幅器４８へつながるライン４６上へ供給され
る。２m増幅器４８の出力はライン２６上へ供給され
る。
イン方式のＡＤＣのすべての段は同一である。図１には
一例として、第２段１４の機能部品が示されている。こ
のように、第２段１４の拡大図１５を参照すると入力ラ
イン２４が見え、それはサンプル・ホールド増幅器
（“ＳＨＡ”）３２への入力になっている。ＳＨＡ３２
の出力は、典型的にはフラッシュ（ｆｌａｓｈ）ＡＤＣ
であるｍビットのアナログ・デジタル・サブ変換器（Ａ
ＤＳＣ）３６へのライン３４上へ、また加算ユニット３
８の第１入力へ供給されている。ｍビットＡＤＳＣ３６
の出力はｍビットのサブワードであり、それは第２段１
４の出力として、またｍビットのデジタル・アナログ・
サブ変換器（ＤＡＳＣ）４２への入力としてライン４０
上へ供給される。ｍビットＤＡＳＣ４２の出力は加算ユ
ニット３８の減算入力へつながるライン４４上へ供給さ
れる。加算ユニット３８の出力は２mの理論的利得を有
する２m増幅器４８へつながるライン４６上へ供給され
る。２m増幅器４８の出力はライン２６上へ供給され
る。
【０００４】動作時には、第２段１４は次のように動作
する。アナログ信号がＳＨＡ３２へつながるライン２４
上へ供給される。ＳＨＡ３２はライン２４上のアナログ
信号を一連の時点でサンプリングして、その各サンプル
値をライン３４上で１つの信号レベルとして保持する。
保持時間は、ｍビットＡＤＳＣ３６がライン３４上のそ
の信号レベルを検出してそれのデジタル表現をｍビット
のサブワードとしてライン４０上へ供給することを許容
するのに十分な長さである。それらのｍビットはｍビッ
トＤＡＳＣ４２によってアナログ電圧信号に変換され、
ライン４４上へ供給される。ライン４４上のアナログ信
号はライン２４上のアナログ信号に対応する電圧レベル
を有するが、ライン４０上のビット数ｍによって決まる
デジタル精度に限定される。ライン４４上のアナログ信
号の電圧がライン３４上の入力信号の電圧から加算ユニ
ット３８によって差し引かれて、差分の信号が増幅器４
８へつながるライン４６上へ供給され、そこで増幅器４
８によって２m倍に増幅される。ライン４６上の差分信
号電圧はｍビットＡＤＳＣ３６によって生じた誤差の反
転を表している。理論的にはこの誤差信号は、ビット数
が限定されることによる、ライン２４上のアナログ信号
のｍビット表現の不正確さを表している。この誤差信号
は２m倍に増幅されて、ライン２６を介してパイプライ
ンの後続段へ入力され、そこにおいて同様な操作が実行
される。
する。アナログ信号がＳＨＡ３２へつながるライン２４
上へ供給される。ＳＨＡ３２はライン２４上のアナログ
信号を一連の時点でサンプリングして、その各サンプル
値をライン３４上で１つの信号レベルとして保持する。
保持時間は、ｍビットＡＤＳＣ３６がライン３４上のそ
の信号レベルを検出してそれのデジタル表現をｍビット
のサブワードとしてライン４０上へ供給することを許容
するのに十分な長さである。それらのｍビットはｍビッ
トＤＡＳＣ４２によってアナログ電圧信号に変換され、
ライン４４上へ供給される。ライン４４上のアナログ信
号はライン２４上のアナログ信号に対応する電圧レベル
を有するが、ライン４０上のビット数ｍによって決まる
デジタル精度に限定される。ライン４４上のアナログ信
号の電圧がライン３４上の入力信号の電圧から加算ユニ
ット３８によって差し引かれて、差分の信号が増幅器４
８へつながるライン４６上へ供給され、そこで増幅器４
８によって２m倍に増幅される。ライン４６上の差分信
号電圧はｍビットＡＤＳＣ３６によって生じた誤差の反
転を表している。理論的にはこの誤差信号は、ビット数
が限定されることによる、ライン２４上のアナログ信号
のｍビット表現の不正確さを表している。この誤差信号
は２m倍に増幅されて、ライン２６を介してパイプライ
ンの後続段へ入力され、そこにおいて同様な操作が実行
される。
【０００５】この信号がｎ個の段を伝搬した後で、入力
信号ＶINのデジタル・サンプルが得られる。各段のＡＤ
ＳＣ出力に供給されるサブワード・ビットラインの各
々、例えばＡＤＳＣ３６からのビットライン４０は、Ａ
ＤＣ１０によって供給されるサンプリングされた信号Ｖ
INのデジタル表現であるデジタル・ワードの一部を構成
する。サブワード・ビットラインが連結されてこのワー
ドを形成する。サンプル・ホールド増幅器、例えばＳＨ
Ａ３２中で行われるサンプリングの周期毎に新しいワー
ドが生成される。
信号ＶINのデジタル・サンプルが得られる。各段のＡＤ
ＳＣ出力に供給されるサブワード・ビットラインの各
々、例えばＡＤＳＣ３６からのビットライン４０は、Ａ
ＤＣ１０によって供給されるサンプリングされた信号Ｖ
INのデジタル表現であるデジタル・ワードの一部を構成
する。サブワード・ビットラインが連結されてこのワー
ドを形成する。サンプル・ホールド増幅器、例えばＳＨ
Ａ３２中で行われるサンプリングの周期毎に新しいワー
ドが生成される。
【０００６】
【発明の解決しようとする課題】従来のパイプライン方
式のＡＤＣでは３つの主要な誤差原因がある。第１のも
のは比較器のオフセットで表されるＡ／Ｄサブ変換器の
直線性である。ＤＡＳＣおよび段間利得が完全なものと
仮定すれば、この誤差はデジタル誤差修正によって一般
的には除去することができる。残りの２つの誤差原因は
Ｄ／Ａサブ変換器および段間利得の誤差であり、両方と
もコンデンサ同士が完全に整合していない場合に発生す
る。
式のＡＤＣでは３つの主要な誤差原因がある。第１のも
のは比較器のオフセットで表されるＡ／Ｄサブ変換器の
直線性である。ＤＡＳＣおよび段間利得が完全なものと
仮定すれば、この誤差はデジタル誤差修正によって一般
的には除去することができる。残りの２つの誤差原因は
Ｄ／Ａサブ変換器および段間利得の誤差であり、両方と
もコンデンサ同士が完全に整合していない場合に発生す
る。
【０００７】Σ−ΔＡＤＣでは、コンデンサ不整合はＤ
ＡＳＣ誤差だけを生ずる。このＤＡＳＣ誤差はマルチビ
ットのΣ−ΔＡＤＣでＤＡＳＣを直線化するために過去
に提案された複数の動的要素整合（“ＤＥＭ”）技術を
用いて減らすことができる。そのような技術の例が、１
９８９年４月発行のＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａ
ｔｅ Ｃｉｒｃｕｉｔｓの第ＳＣ２４巻、第２号、頁２
６７−２７３に発表された、Ｌ．Ｒ．カーレイ（Ｃａｒ
ｌｅｙ）による“１５ビット変換器用のノイズ・シェイ
ピング・コーダ方法論（Noise Shaping Coder Typology
for 15-bit Converters）”；１９９２年１月発行のＩ
ＥＥＥ Ｔｒａｎｓ．Ｃｉｒｃｕｉｔｓａｎｄ Ｓｙｓ
ｔ．ＩＩ、第３９巻、第１号、頁３５−５１に発表され
た、Ｂ．Ｈ．ルング（Ｌｅｕｎｇ）およびＳ．スターヤ
（Ｓｕｔａｒｊａ）による、“新しい動的要素整合技術
を採用したマルチビットΣ−ΔＡＤ変換器（MultibitΣ
−ΔＡ/Ｄ Converter Incorporating a Novel Class of
Dynamic Element Matching Techniques）”；１９９５
年５月発行の、１９９５ＩＥＥＥ国際回路およびシステ
ム・シンポジウムの論文集、第１巻、頁１３−１６に記
載されたＲ．Ｔ．バード（Ｂａｉｒｄ）およびＴ．フィ
ーズ（Ｆｉｅｚ）による“データ重み付け平均を用いた
Σ−ΔＤＡＣ直線性の改善（Improved Σ−Δ DAC Line
arity Using Data Weighted Averaging）”；および１
９９５年４月４日付けでアナログ・デバイス社（Ａｎａ
ｌｏｇ Ｄｅｖｉｃｅｓ， Ｉｎｃ．，）に譲渡され
た、Ｒ．アダムズ（Ａｄａｍｓ）およびＴ．クワン（Ｋ
ｕａｎ）による米国特許第５，４０４，１４２号、“マ
ルチビットのノイズ・シェイピング方式Ｄ／Ａ変換器用
のデータ指示式スクランブラー（Data-Directed Scramb
ler for Multi-Bit Noise Shaping D/A Converters）”
に述べられている。与えられたＤＡＳＣ出力レベルを表
すために時間変動する要素組合せを利用することによっ
て、時間にわたって要素不整合誤差が平均化され、それ
によってＤＡＳＣが直線化される。
ＡＳＣ誤差だけを生ずる。このＤＡＳＣ誤差はマルチビ
ットのΣ−ΔＡＤＣでＤＡＳＣを直線化するために過去
に提案された複数の動的要素整合（“ＤＥＭ”）技術を
用いて減らすことができる。そのような技術の例が、１
９８９年４月発行のＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａ
ｔｅ Ｃｉｒｃｕｉｔｓの第ＳＣ２４巻、第２号、頁２
６７−２７３に発表された、Ｌ．Ｒ．カーレイ（Ｃａｒ
ｌｅｙ）による“１５ビット変換器用のノイズ・シェイ
ピング・コーダ方法論（Noise Shaping Coder Typology
for 15-bit Converters）”；１９９２年１月発行のＩ
ＥＥＥ Ｔｒａｎｓ．Ｃｉｒｃｕｉｔｓａｎｄ Ｓｙｓ
ｔ．ＩＩ、第３９巻、第１号、頁３５−５１に発表され
た、Ｂ．Ｈ．ルング（Ｌｅｕｎｇ）およびＳ．スターヤ
（Ｓｕｔａｒｊａ）による、“新しい動的要素整合技術
を採用したマルチビットΣ−ΔＡＤ変換器（MultibitΣ
−ΔＡ/Ｄ Converter Incorporating a Novel Class of
Dynamic Element Matching Techniques）”；１９９５
年５月発行の、１９９５ＩＥＥＥ国際回路およびシステ
ム・シンポジウムの論文集、第１巻、頁１３−１６に記
載されたＲ．Ｔ．バード（Ｂａｉｒｄ）およびＴ．フィ
ーズ（Ｆｉｅｚ）による“データ重み付け平均を用いた
Σ−ΔＤＡＣ直線性の改善（Improved Σ−Δ DAC Line
arity Using Data Weighted Averaging）”；および１
９９５年４月４日付けでアナログ・デバイス社（Ａｎａ
ｌｏｇ Ｄｅｖｉｃｅｓ， Ｉｎｃ．，）に譲渡され
た、Ｒ．アダムズ（Ａｄａｍｓ）およびＴ．クワン（Ｋ
ｕａｎ）による米国特許第５，４０４，１４２号、“マ
ルチビットのノイズ・シェイピング方式Ｄ／Ａ変換器用
のデータ指示式スクランブラー（Data-Directed Scramb
ler for Multi-Bit Noise Shaping D/A Converters）”
に述べられている。与えられたＤＡＳＣ出力レベルを表
すために時間変動する要素組合せを利用することによっ
て、時間にわたって要素不整合誤差が平均化され、それ
によってＤＡＳＣが直線化される。
【０００８】最後に、パイプライン方式の変換器におい
て不整合シェイピングを実現する技術が次のように提案
されている：１９９８年４月２日発行のＩＥＥ Ｅｌｅ
ｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓの第３４巻、第７号
に発表された、Ｌ．ヘルナンデス（Ｈｅｒｎａｎｄｅ
ｚ）による“オーバー・サンプリング方式のパイプライ
ンＡ／Ｄ変換器で不整合シェイピングを実現するデジタ
ル的方法（Digital Implementation of Mismatch Shapi
ng in oversampled pipeline A/D converters）”およ
び１９９８年３月１９日発行のＩＥＥ Ｅｌｅｃｔｒｏ
ｎｉｃｓ Ｌｅｔｔｅｒｓの第３４巻、第６号に発表さ
れたＡ．シャブラ（Ｓｈａｂｒａ）等による、“不整合
シェイピングを備えるオーバー・サンプリング方式パイ
プラインＡ／Ｄ変換器（Oversampled Pipeline A/D Con
verters with Mismatch Shaping）”。これは２個のコ
ンデンサを用いた交換可能な帰還コンデンサ方式を採用
している。しかし、この方法は２個のコンデンサに限ら
れ、パイプライン中で、段のオーバー・レンジング（ｏ
ｖｅｒ−ｒａｎｇｉｎｇ）およびアンダー・レンジング
（ｕｎｄｅｒ−ｒａｎｇｉｎｇ）を含む特殊なデジタル
誤差修正技術を必要とする。
て不整合シェイピングを実現する技術が次のように提案
されている：１９９８年４月２日発行のＩＥＥ Ｅｌｅ
ｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓの第３４巻、第７号
に発表された、Ｌ．ヘルナンデス（Ｈｅｒｎａｎｄｅ
ｚ）による“オーバー・サンプリング方式のパイプライ
ンＡ／Ｄ変換器で不整合シェイピングを実現するデジタ
ル的方法（Digital Implementation of Mismatch Shapi
ng in oversampled pipeline A/D converters）”およ
び１９９８年３月１９日発行のＩＥＥ Ｅｌｅｃｔｒｏ
ｎｉｃｓ Ｌｅｔｔｅｒｓの第３４巻、第６号に発表さ
れたＡ．シャブラ（Ｓｈａｂｒａ）等による、“不整合
シェイピングを備えるオーバー・サンプリング方式パイ
プラインＡ／Ｄ変換器（Oversampled Pipeline A/D Con
verters with Mismatch Shaping）”。これは２個のコ
ンデンサを用いた交換可能な帰還コンデンサ方式を採用
している。しかし、この方法は２個のコンデンサに限ら
れ、パイプライン中で、段のオーバー・レンジング（ｏ
ｖｅｒ−ｒａｎｇｉｎｇ）およびアンダー・レンジング
（ｕｎｄｅｒ−ｒａｎｇｉｎｇ）を含む特殊なデジタル
誤差修正技術を必要とする。
【０００９】パイプラインＡＤＣでは、コンデンサの不
整合が原因でＤＡＳＣおよび段間利得の両方に誤差が生
ずる。既存のＤＥＭ技術をパイプラインＡＤＣに直接適
用するのは効果的ではない。というのは、そのようにし
ても段間利得誤差がパイプライン全体の直線性を大きく
劣化させるためである。従って、本発明の１つの目的
は、段当りマルチビットのパイプライン方式ＡＤＣの段
間利得誤差の問題に解決策を提供することである。本発
明の更に別の目的は、段間利得誤差の問題に加えて、Ａ
ＤＣ中のＤＡＳＣでコンデンサ不整合誤差の問題に解決
策を提供することである。本発明の更に別の目的は、そ
のようなＡＤＣを含む製品を商品として価値の高いもの
とするためにＡＤＣの全体設計を十分簡潔なものに保ち
ながら、そのような誤差を減らすことである。
整合が原因でＤＡＳＣおよび段間利得の両方に誤差が生
ずる。既存のＤＥＭ技術をパイプラインＡＤＣに直接適
用するのは効果的ではない。というのは、そのようにし
ても段間利得誤差がパイプライン全体の直線性を大きく
劣化させるためである。従って、本発明の１つの目的
は、段当りマルチビットのパイプライン方式ＡＤＣの段
間利得誤差の問題に解決策を提供することである。本発
明の更に別の目的は、段間利得誤差の問題に加えて、Ａ
ＤＣ中のＤＡＳＣでコンデンサ不整合誤差の問題に解決
策を提供することである。本発明の更に別の目的は、そ
のようなＡＤＣを含む製品を商品として価値の高いもの
とするためにＡＤＣの全体設計を十分簡潔なものに保ち
ながら、そのような誤差を減らすことである。
【００１０】
【課題を解決するための手段】本発明に従えば、多段ア
ナログ・デジタル変換器（“ＡＤＣ”）の１つの段で、
サンプリング周期毎にコンデンサをシャッフルする方法
が提供される。ここでＡＤＣ段は各サンプリング周期に
ついて第１のアナログ電圧レベルを有する入力を受信
し、各サンプリング周期について予め定められたデジタ
ル精度で前記第１のアナログ電圧レベルに対応する第２
の電圧レベルを表すデジタル出力を供給するようになっ
ており、前記第１のアナログ電圧レベルと前記デジタル
出力に対応する第２のアナログ電圧レベルとの間の差分
を表すアナログ出力を供給するようになっている。この
ＡＤＣ段には、サンプリング・フェーズの間に電荷を蓄
積し、増幅フェーズの間では増幅器と共同して前記第２
アナログ電圧レベルと前記第１アナログ電圧レベルとの
差分を表す電圧を有する出力信号を供給するために利用
可能な複数個のコンデンサが含まれている。本方法は次
のような工程を含む。まず、サンプリング・フェーズの
間に、前記複数のコンデンサに対して前記入力が供給さ
れ、前記サンプリング周期の第１の時点で前記第１アナ
ログ電圧レベルが取り込まれて保持される。次に、前記
複数個のコンデンサの選ばれた１つのサブグループを帰
還コンデンサとして使用し、前記複数コンデンサの残り
のうちの１つのサブグループをデジタル・アナログ・サ
ブ変換器（“ＤＡＳＣ”）コンデンサとして増幅器と共
同して使用するようになっている。この選ばれたサブグ
ループおよび残りのサブグループは隣接するサンプリン
グ周期で異なる組合せとなる。コンデンサのこの選択は
予め定められたコンデンサのシャッフリング手順に従っ
て実行される。この手順は、コンデンサ不整合に付随し
て証する高調波歪を、予め定められたスペクトル帯の外
側に位置するスペクトル振幅のピークを持つ雑音に変換
するように適応している。
ナログ・デジタル変換器（“ＡＤＣ”）の１つの段で、
サンプリング周期毎にコンデンサをシャッフルする方法
が提供される。ここでＡＤＣ段は各サンプリング周期に
ついて第１のアナログ電圧レベルを有する入力を受信
し、各サンプリング周期について予め定められたデジタ
ル精度で前記第１のアナログ電圧レベルに対応する第２
の電圧レベルを表すデジタル出力を供給するようになっ
ており、前記第１のアナログ電圧レベルと前記デジタル
出力に対応する第２のアナログ電圧レベルとの間の差分
を表すアナログ出力を供給するようになっている。この
ＡＤＣ段には、サンプリング・フェーズの間に電荷を蓄
積し、増幅フェーズの間では増幅器と共同して前記第２
アナログ電圧レベルと前記第１アナログ電圧レベルとの
差分を表す電圧を有する出力信号を供給するために利用
可能な複数個のコンデンサが含まれている。本方法は次
のような工程を含む。まず、サンプリング・フェーズの
間に、前記複数のコンデンサに対して前記入力が供給さ
れ、前記サンプリング周期の第１の時点で前記第１アナ
ログ電圧レベルが取り込まれて保持される。次に、前記
複数個のコンデンサの選ばれた１つのサブグループを帰
還コンデンサとして使用し、前記複数コンデンサの残り
のうちの１つのサブグループをデジタル・アナログ・サ
ブ変換器（“ＤＡＳＣ”）コンデンサとして増幅器と共
同して使用するようになっている。この選ばれたサブグ
ループおよび残りのサブグループは隣接するサンプリン
グ周期で異なる組合せとなる。コンデンサのこの選択は
予め定められたコンデンサのシャッフリング手順に従っ
て実行される。この手順は、コンデンサ不整合に付随し
て証する高調波歪を、予め定められたスペクトル帯の外
側に位置するスペクトル振幅のピークを持つ雑音に変換
するように適応している。
【００１１】これらおよびその他の本発明の特徴は、添
付図面を参考にしながら本発明の以下の詳細な説明を読
むことで当業者に明らかになろう。
付図面を参考にしながら本発明の以下の詳細な説明を読
むことで当業者に明らかになろう。
【００１２】
【発明の実施の形態】図２は、本発明の好適な実施の形
態の方法に従って使用するために第１サンプリング・フ
ェーズ用に構成され、図１のＡＤＣ段１４のような第１
のタイプの１．５ビットＡＤＣ段の関係部分の回路図で
ある。この第１の分類に属するタイプのＡＤＣ段構造で
は、コンデンサの数は２(m-1)であり、帰還コンデンサ
の数は１、比較器の数は２m−２となっている。そのよ
うなタイプの構造ではＤＡＣの基準レベルの数は３であ
る。図２の回路においてｍの値は２である。本発明の動
作を説明するために関係する原理は、ｍが異なる値を取
る応用回路にも同じように適用可能である。設計者は単
に適当にスケーリングを行うだけでよい。本発明の原理
はその他の構造に対しても適用可能であることを理解さ
れよう。それは、例えば、コンデンサの数が２mで、帰
還コンデンサの数が２で、比較器の数が２m−１のよう
なタイプのＡＤＣ段である。そのようなタイプの構造で
は、ＤＡＣの基準レベルの数は２である。更に、本発明
の原理は、本発明が関係する分野の当業者が、ここに提
示する本発明の原理を一旦理解すれば容易に考え付くよ
うなタイプの構造に対して同様に適用可能である。
態の方法に従って使用するために第１サンプリング・フ
ェーズ用に構成され、図１のＡＤＣ段１４のような第１
のタイプの１．５ビットＡＤＣ段の関係部分の回路図で
ある。この第１の分類に属するタイプのＡＤＣ段構造で
は、コンデンサの数は２(m-1)であり、帰還コンデンサ
の数は１、比較器の数は２m−２となっている。そのよ
うなタイプの構造ではＤＡＣの基準レベルの数は３であ
る。図２の回路においてｍの値は２である。本発明の動
作を説明するために関係する原理は、ｍが異なる値を取
る応用回路にも同じように適用可能である。設計者は単
に適当にスケーリングを行うだけでよい。本発明の原理
はその他の構造に対しても適用可能であることを理解さ
れよう。それは、例えば、コンデンサの数が２mで、帰
還コンデンサの数が２で、比較器の数が２m−１のよう
なタイプのＡＤＣ段である。そのようなタイプの構造で
は、ＤＡＣの基準レベルの数は２である。更に、本発明
の原理は、本発明が関係する分野の当業者が、ここに提
示する本発明の原理を一旦理解すれば容易に考え付くよ
うなタイプの構造に対して同様に適用可能である。
【００１３】図２の回路には差動増幅器５０が示されて
いて、それは非反転入力をライン５２を介してアースへ
つながれている。差動増幅器５０の反転入力と入力ライ
ン５４との間に並列につながれた一対のコンデンサ、コ
ンデンサＣ１、およびコンデンサＣ２に対する入力ライ
ン５４上に、電圧ＶINを有する入力信号が供給される。
差動増幅器５０の反転入力と出力とはこのフェーズの間
が閉じたスイッチＳSで示すように接続されている。こ
れはコンデンサＣ１およびＣ２に対する実質的なアース
接続を提供することになるため、それらはサンプリング
・フェーズの間に充電でき、サンプリング時点において
サンプリングされた電圧ＶINを取り込むことができる。
サンプリング・フェーズの終わりに、典型的にはサンプ
リング・フェーズを制御しているクロック・サイクルの
立下り端で、スイッチＳSは開かれて、次の増幅フェー
ズで使用するためにその電荷が取り込まれて保持され
る。理解されるであろうように、その他の回路および構
造を使用しても構わない。その場合、コンデンサＣ１お
よびＣ２や、そのような回路または構造用の類似のコン
デンサが交流的なアースに、さらには直流的なアースに
接続されよう。
いて、それは非反転入力をライン５２を介してアースへ
つながれている。差動増幅器５０の反転入力と入力ライ
ン５４との間に並列につながれた一対のコンデンサ、コ
ンデンサＣ１、およびコンデンサＣ２に対する入力ライ
ン５４上に、電圧ＶINを有する入力信号が供給される。
差動増幅器５０の反転入力と出力とはこのフェーズの間
が閉じたスイッチＳSで示すように接続されている。こ
れはコンデンサＣ１およびＣ２に対する実質的なアース
接続を提供することになるため、それらはサンプリング
・フェーズの間に充電でき、サンプリング時点において
サンプリングされた電圧ＶINを取り込むことができる。
サンプリング・フェーズの終わりに、典型的にはサンプ
リング・フェーズを制御しているクロック・サイクルの
立下り端で、スイッチＳSは開かれて、次の増幅フェー
ズで使用するためにその電荷が取り込まれて保持され
る。理解されるであろうように、その他の回路および構
造を使用しても構わない。その場合、コンデンサＣ１お
よびＣ２や、そのような回路または構造用の類似のコン
デンサが交流的なアースに、さらには直流的なアースに
接続されよう。
【００１４】入力ライン５４はまた、比較器５５の入力
へつながれており、比較器の他の入力はライン５６を介
してアースへつながれている。比較器５５の比較の結果
ｄは比較器５５の出力５７へ供給される。この値ｄは、
ＶINの値に依存して、１、０、または−１のいずれかを
取る。ｄの値は、ＡＤＣ段の出力であるｍビットのサブ
ワードを発生する時に用いられる。図２に示す構成にお
いて、ｍは２に等しい。
へつながれており、比較器の他の入力はライン５６を介
してアースへつながれている。比較器５５の比較の結果
ｄは比較器５５の出力５７へ供給される。この値ｄは、
ＶINの値に依存して、１、０、または−１のいずれかを
取る。ｄの値は、ＡＤＣ段の出力であるｍビットのサブ
ワードを発生する時に用いられる。図２に示す構成にお
いて、ｍは２に等しい。
【００１５】図３は、図２に示されたものと同じ回路部
品を示しているが、第２のホールドまたは増幅フェーズ
用に構成されたＡＤＣ段のものを示している。明らかな
ように、この第２の増幅フェーズでは、入力ライン５４
はｄ・ＶREFのレベルにある基準電圧へつながれてお
り、ここでも、ｄは、スイッチＳIによって示されるよ
うに、比較器５５の出力に依存して１、０、または−１
のいずれかを取る。コンデンサＣ２は差動増幅器５０の
負入力と入力ライン５４との間につながれたままで、Ｄ
ＡＳＣコンデンサとして働く。しかし、コンデンサＣ１
は以前に入力ライン５４へつながれていたそのポートを
ここでは出力ライン５８へつながれて図２のスイッチＳ
Sを含む回路経路を置き換えており、帰還コンデンサと
して働くようになっている。
品を示しているが、第２のホールドまたは増幅フェーズ
用に構成されたＡＤＣ段のものを示している。明らかな
ように、この第２の増幅フェーズでは、入力ライン５４
はｄ・ＶREFのレベルにある基準電圧へつながれてお
り、ここでも、ｄは、スイッチＳIによって示されるよ
うに、比較器５５の出力に依存して１、０、または−１
のいずれかを取る。コンデンサＣ２は差動増幅器５０の
負入力と入力ライン５４との間につながれたままで、Ｄ
ＡＳＣコンデンサとして働く。しかし、コンデンサＣ１
は以前に入力ライン５４へつながれていたそのポートを
ここでは出力ライン５８へつながれて図２のスイッチＳ
Sを含む回路経路を置き換えており、帰還コンデンサと
して働くようになっている。
【００１６】従来の段当り１．５ビットのパイプライン
方式ＡＤＣでは、コンデンサＣ１は常に帰還コンデンサ
として利用され、他方、コンデンサＣ２は常に入力接続
用のコンデンサとして利用される。図４Ａおよび図４Ｂ
はこの方式の結果を示している。図４Ａおよび図４Ｂ
は、入力電圧に対して図２および図３のサンプル・ホー
ルド増幅器の出力電圧を示したグラフ、すなわち２つの
場合についてのこのユニットの等価的な伝達曲線であ
る。図４ＡにはＣ１＜Ｃ２の場合についての伝達曲線が
曲線６２で示されている。図４ＢにはＣ１＞Ｃ２の場合
についての伝達曲線が曲線６４で示されている。図４お
よび図５には理想的な伝達曲線がライン６０で示されて
いる。従来技術では、一旦チップが作製されるとＣ１対
Ｃ２の比は固定される。従って、動作時にはＡＤＣは常
に、曲線６２あるいは曲線６４のような伝達曲線を有す
ることになろう。
方式ＡＤＣでは、コンデンサＣ１は常に帰還コンデンサ
として利用され、他方、コンデンサＣ２は常に入力接続
用のコンデンサとして利用される。図４Ａおよび図４Ｂ
はこの方式の結果を示している。図４Ａおよび図４Ｂ
は、入力電圧に対して図２および図３のサンプル・ホー
ルド増幅器の出力電圧を示したグラフ、すなわち２つの
場合についてのこのユニットの等価的な伝達曲線であ
る。図４ＡにはＣ１＜Ｃ２の場合についての伝達曲線が
曲線６２で示されている。図４ＢにはＣ１＞Ｃ２の場合
についての伝達曲線が曲線６４で示されている。図４お
よび図５には理想的な伝達曲線がライン６０で示されて
いる。従来技術では、一旦チップが作製されるとＣ１対
Ｃ２の比は固定される。従って、動作時にはＡＤＣは常
に、曲線６２あるいは曲線６４のような伝達曲線を有す
ることになろう。
【００１７】本発明の原理に従えば、Ｃ１は、以下に詳
細に説明する手順によって、平均的にはＣ２と同じ回
数、帰還コンデンサとして選択される。Ｃ１（図２、図
３）を平均的にＣ２と同じ回数、帰還コンデンサとして
選ぶことによって、等価的な伝達曲線は曲線６２と６４
を時間平均したものとなる。その等価的曲線は理想的な
曲線６０に近いものとなる。この結果、ＡＤＣが直線化
される。更に、そのような手順に従って、伝達曲線６２
から伝達曲線６４へ切り換えることによって、すなわち
そのような手順に従ってＣ１またはＣ２を帰還コンデン
サとして選択することによって、ノイズ・シェイピング
された要素不整合が達成される。更に、この方式は上述
の１．５ビット／段に適用されるばかりでなく、段当り
マルチビットの構造に対して一般化できる。
細に説明する手順によって、平均的にはＣ２と同じ回
数、帰還コンデンサとして選択される。Ｃ１（図２、図
３）を平均的にＣ２と同じ回数、帰還コンデンサとして
選ぶことによって、等価的な伝達曲線は曲線６２と６４
を時間平均したものとなる。その等価的曲線は理想的な
曲線６０に近いものとなる。この結果、ＡＤＣが直線化
される。更に、そのような手順に従って、伝達曲線６２
から伝達曲線６４へ切り換えることによって、すなわち
そのような手順に従ってＣ１またはＣ２を帰還コンデン
サとして選択することによって、ノイズ・シェイピング
された要素不整合が達成される。更に、この方式は上述
の１．５ビット／段に適用されるばかりでなく、段当り
マルチビットの構造に対して一般化できる。
【００１８】Ｌ．ヘルナンデス（Ｈｅｒｎａｎｄｅｚ）
およびＡ．シャブラ（Ｓｈａｂｒａ）等の文献で提案さ
れた方式は改善をもたらすものの、その改善はパイプラ
イン方式のＡＤＣに限定される。それらの方法はサンプ
ル・ホールド増幅器中に２個のコンデンサを使用する場
合に限定され、全体の歪に対する改善には限度がある。
これに加えて、そのような方式を使用する場合には、非
標準的なデジタル誤差修正を採用しなければならない。
およびＡ．シャブラ（Ｓｈａｂｒａ）等の文献で提案さ
れた方式は改善をもたらすものの、その改善はパイプラ
イン方式のＡＤＣに限定される。それらの方法はサンプ
ル・ホールド増幅器中に２個のコンデンサを使用する場
合に限定され、全体の歪に対する改善には限度がある。
これに加えて、そのような方式を使用する場合には、非
標準的なデジタル誤差修正を採用しなければならない。
【００１９】本発明の原理に従えば、ノイズ・シェイピ
ングされた要素不整合を提供するコンデンサ・シャッフ
リング法が実現される。更にそれと同時に、本発明のコ
ンデンサ・シャッフリング法は段間の利得誤差もノイズ
・シェイピングする。
ングされた要素不整合を提供するコンデンサ・シャッフ
リング法が実現される。更にそれと同時に、本発明のコ
ンデンサ・シャッフリング法は段間の利得誤差もノイズ
・シェイピングする。
【００２０】図５は、本発明の方法の好適な実施の形態
に従って使用される、サンプリング・フェーズにあるＡ
ＤＣ段の関係部分の回路図である。簡潔のために、この
図からはｍビットのサブワードを生成するために使用さ
れる値ｄを発生する比較器は省略されているが、実際の
装置にはそのような部品が含まれることを理解されよ
う。図５の回路には差動増幅器７０が示されており、そ
れは非反転入力をライン７２を介してアースへつながれ
ている。入力ライン７４は、２組のコンデンサ、Ｃ１
１、Ｃ１２，．．．，Ｃ１ｑの第１組と、Ｃ２１、Ｃ２
２，．．．，Ｃ２ｐの第２組へ入力電圧ＶINを供給して
いる。これらのコンデンサはすべて、増幅器７０の反転
入力と入力ライン７４との間に並列につながれている。
増幅器７０の反転入力はまた、スイッチＳS’によって
増幅器７０の出力ライン７８へ、図２のスイッチＳSに
関連して上述したのと同じ原理に従ってつながれてい
る。このように、スイッチＳS’はコンデンサＣ１１、
Ｃ１２，．．．，Ｃ１ｑ、およびコンデンサＣ２１、Ｃ
２２，．．．，Ｃ２ｐに対して実質的なアース接続を提
供するため、それらはサンプリング・フェーズの間に充
電することができ、サンプリング時点でサンプリングさ
れた電圧ＶINを取り込むことができる。図２と同じよう
に、スイッチＳS’はサンプリング・フェーズの終わり
に開かれて、次の増幅フェーズで使用するためにその電
荷を取り込む。
に従って使用される、サンプリング・フェーズにあるＡ
ＤＣ段の関係部分の回路図である。簡潔のために、この
図からはｍビットのサブワードを生成するために使用さ
れる値ｄを発生する比較器は省略されているが、実際の
装置にはそのような部品が含まれることを理解されよ
う。図５の回路には差動増幅器７０が示されており、そ
れは非反転入力をライン７２を介してアースへつながれ
ている。入力ライン７４は、２組のコンデンサ、Ｃ１
１、Ｃ１２，．．．，Ｃ１ｑの第１組と、Ｃ２１、Ｃ２
２，．．．，Ｃ２ｐの第２組へ入力電圧ＶINを供給して
いる。これらのコンデンサはすべて、増幅器７０の反転
入力と入力ライン７４との間に並列につながれている。
増幅器７０の反転入力はまた、スイッチＳS’によって
増幅器７０の出力ライン７８へ、図２のスイッチＳSに
関連して上述したのと同じ原理に従ってつながれてい
る。このように、スイッチＳS’はコンデンサＣ１１、
Ｃ１２，．．．，Ｃ１ｑ、およびコンデンサＣ２１、Ｃ
２２，．．．，Ｃ２ｐに対して実質的なアース接続を提
供するため、それらはサンプリング・フェーズの間に充
電することができ、サンプリング時点でサンプリングさ
れた電圧ＶINを取り込むことができる。図２と同じよう
に、スイッチＳS’はサンプリング・フェーズの終わり
に開かれて、次の増幅フェーズで使用するためにその電
荷を取り込む。
【００２１】図６は第２の増幅フェーズ用に構成された
図５の回路の回路図である。明らかなように、図６では
第１組のコンデンサ、Ｃ１１、Ｃ１２，．．．，Ｃ１ｑ
はここではすべて帰還コンデンサとして、増幅器７０の
反転入力と出力ライン７８との間に並列につながれてい
る。第２組のコンデンサ、Ｃ２１、Ｃ２２，．．．，Ｃ
２ｐはここではすべて一緒にＤＡＳＣコンデンサとし
て、増幅器７０の負入力と、対応する複数のスイッチＳ
１、Ｓ２，．．．，Ｓｐの対応する１つとの間に並列に
つながれている。これらスイッチＳ１、Ｓ２，．．．，
Ｓｐの各々は、これも比較器（図示されていない）によ
って出力される値ｄによって決まるスイッチの位置に依
存して、それぞれのＤＡＳＣコンデンサのポートをＶ
REF、アース、または−ＶREFへつなぐようになってい
る。
図５の回路の回路図である。明らかなように、図６では
第１組のコンデンサ、Ｃ１１、Ｃ１２，．．．，Ｃ１ｑ
はここではすべて帰還コンデンサとして、増幅器７０の
反転入力と出力ライン７８との間に並列につながれてい
る。第２組のコンデンサ、Ｃ２１、Ｃ２２，．．．，Ｃ
２ｐはここではすべて一緒にＤＡＳＣコンデンサとし
て、増幅器７０の負入力と、対応する複数のスイッチＳ
１、Ｓ２，．．．，Ｓｐの対応する１つとの間に並列に
つながれている。これらスイッチＳ１、Ｓ２，．．．，
Ｓｐの各々は、これも比較器（図示されていない）によ
って出力される値ｄによって決まるスイッチの位置に依
存して、それぞれのＤＡＳＣコンデンサのポートをＶ
REF、アース、または−ＶREFへつなぐようになってい
る。
【００２２】図５に示されるように、サンプリング・フ
ェーズの間は、従来の方式からの変更は不要である。従
来のパイプライン方式で増幅フェーズの間は、一旦ＡＤ
ＳＣからのデジタル・コードが決まればＤＡＳＣコンデ
ンサの接続は固定される。更に、帰還コンデンサは通
常、常にＣ１１になることが予め決まっている。しか
し、本発明の好適な実施の形態では、ＤＡＳＣコンデン
サをＶREF、アース、または−ＶREFへつなぐことは、要
素不整合のノイズ・シェイピングおよび段間利得誤差の
ノイズ・シェイピングを提供する手順によってシャッフ
ルされる。
ェーズの間は、従来の方式からの変更は不要である。従
来のパイプライン方式で増幅フェーズの間は、一旦ＡＤ
ＳＣからのデジタル・コードが決まればＤＡＳＣコンデ
ンサの接続は固定される。更に、帰還コンデンサは通
常、常にＣ１１になることが予め決まっている。しか
し、本発明の好適な実施の形態では、ＤＡＳＣコンデン
サをＶREF、アース、または−ＶREFへつなぐことは、要
素不整合のノイズ・シェイピングおよび段間利得誤差の
ノイズ・シェイピングを提供する手順によってシャッフ
ルされる。
【００２３】ｐおよびｑの値は、サンプル・ホールド増
幅器によって占有されるチップ面積と望まれる動作性能
との関係に依存して選択可能であることは理解されるべ
きである。ｐ個の単位コンデンサのうちから、デジタル
決定に依存して、選択可能なｉ個のコンデンサを選んで
ＶREFへつなぎ、それらのｊ個を−ＶREFへつなぎ、それ
らのｋ個をアース（ＧＮＤ）へつなぐことができる。し
かし、時間経過とともに、ｑ個の帰還コンデンサの一部
またはすべてをＤＡＳＣとして使用してもよい。あるい
はこの逆も可能である。
幅器によって占有されるチップ面積と望まれる動作性能
との関係に依存して選択可能であることは理解されるべ
きである。ｐ個の単位コンデンサのうちから、デジタル
決定に依存して、選択可能なｉ個のコンデンサを選んで
ＶREFへつなぎ、それらのｊ個を−ＶREFへつなぎ、それ
らのｋ個をアース（ＧＮＤ）へつなぐことができる。し
かし、時間経過とともに、ｑ個の帰還コンデンサの一部
またはすべてをＤＡＳＣとして使用してもよい。あるい
はこの逆も可能である。
【００２４】例えば、段当りのビット数が３である場合
を考えよう。１つの従来の構造では段当りに４個のコン
デンサを使用しており、ｐは３で、ｑは１である。従っ
て、３個のＤＡＳＣコンデンサはＣ２１、Ｃ２２、およ
びＣ２３となり、それらを以下の説明の中ではＣ２、Ｃ
３、およびＣ４と略す。他方、Ｃ１１は帰還コンデンサ
であり、これを以下の説明ではＣ１と略記する。
を考えよう。１つの従来の構造では段当りに４個のコン
デンサを使用しており、ｐは３で、ｑは１である。従っ
て、３個のＤＡＳＣコンデンサはＣ２１、Ｃ２２、およ
びＣ２３となり、それらを以下の説明の中ではＣ２、Ｃ
３、およびＣ４と略す。他方、Ｃ１１は帰還コンデンサ
であり、これを以下の説明ではＣ１と略記する。
【００２５】ここで、ＡＤＳＣ出力が２となるようなア
ナログ入力を仮定しよう。従来のパイプラインでは、Ｄ
ＡＳＣコンデンサの一部としてのＣ２は常に−ＶREFへ
つながれるように選ばれており、他方、Ｃ３およびＣ４
はＧＮＤへつながれる。しかし、本発明の好適な実施の
形態の方法を用いれば、Ｃ１ないしＣ４は上述のシャッ
フリング手順に従って−ＶREFへつながれるように選ば
れる。同時に、ＧＮＤおよび帰還コンデンサへの２つの
接続もすべて同じようにその手順によって選ばれる。適
当なシャッフリング手順を用いることによって、詳細に
は下記に説明するように、通常コンデンサ不整合に付随
する高調波歪は、特定の用途に関係する周波数帯域の本
質的に外側に位置するピークまたは最大値を有するよう
な形状のスペクトルを有する雑音に変換される。
ナログ入力を仮定しよう。従来のパイプラインでは、Ｄ
ＡＳＣコンデンサの一部としてのＣ２は常に−ＶREFへ
つながれるように選ばれており、他方、Ｃ３およびＣ４
はＧＮＤへつながれる。しかし、本発明の好適な実施の
形態の方法を用いれば、Ｃ１ないしＣ４は上述のシャッ
フリング手順に従って−ＶREFへつながれるように選ば
れる。同時に、ＧＮＤおよび帰還コンデンサへの２つの
接続もすべて同じようにその手順によって選ばれる。適
当なシャッフリング手順を用いることによって、詳細に
は下記に説明するように、通常コンデンサ不整合に付随
する高調波歪は、特定の用途に関係する周波数帯域の本
質的に外側に位置するピークまたは最大値を有するよう
な形状のスペクトルを有する雑音に変換される。
【００２６】従来の構造では、帰還コンデンサの数ｑは
通常は１または２である。好適な実施の形態で採用され
る方式はこのことを処理でき、更に望ましいノイズ・シ
ェイピングを実現できる。このことは帰還コンデンサを
含むすべてのコンデンサの接続を、ここに説明するよう
にシャッフルすることによって行われる。
通常は１または２である。好適な実施の形態で採用され
る方式はこのことを処理でき、更に望ましいノイズ・シ
ェイピングを実現できる。このことは帰還コンデンサを
含むすべてのコンデンサの接続を、ここに説明するよう
にシャッフルすることによって行われる。
【００２７】第１の好適な実施の形態に従えば、個別レ
ベルを平均するタイプのノイズ・シェイピングを実現す
る方法論が提供される。本発明の方法を応用する場合に
は、スイッチＳ１、Ｓ２，．．．，Ｓ７の切り換えが、
前のサンプリング時点に関するライン４０（図１）上
の、ｍビットＡＤＳＣ３６のデジタル出力に依存して制
御される。
ベルを平均するタイプのノイズ・シェイピングを実現す
る方法論が提供される。本発明の方法を応用する場合に
は、スイッチＳ１、Ｓ２，．．．，Ｓ７の切り換えが、
前のサンプリング時点に関するライン４０（図１）上
の、ｍビットＡＤＳＣ３６のデジタル出力に依存して制
御される。
【００２８】
【実施例】本発明の方法の好適な実施の形態について図
７ないし図１５を参照しながら説明しよう。これらの図
面は本発明の方法を実施する場合の構成の関係部分のブ
ロック図である。これらのブロック図にはコンデンサ等
の要素Ｕが含まれており、それらは本発明の方法に従っ
てシャッフルされる。更にこれらのブロック図にはレジ
スタＲが含まれており、そこには特定のシャッフリング
・パターンを決定するために用いられる値が記憶され
る。加算ノードもまた含まれている。これらのブロック
図は一般化した配置であり、例えば、図５および図６に
示されるような特殊な配置に対しても応用できる。それ
らの場合には、シャッフルされる要素はそれらの図面に
関連して上述したコンデンサとなる。
７ないし図１５を参照しながら説明しよう。これらの図
面は本発明の方法を実施する場合の構成の関係部分のブ
ロック図である。これらのブロック図にはコンデンサ等
の要素Ｕが含まれており、それらは本発明の方法に従っ
てシャッフルされる。更にこれらのブロック図にはレジ
スタＲが含まれており、そこには特定のシャッフリング
・パターンを決定するために用いられる値が記憶され
る。加算ノードもまた含まれている。これらのブロック
図は一般化した配置であり、例えば、図５および図６に
示されるような特殊な配置に対しても応用できる。それ
らの場合には、シャッフルされる要素はそれらの図面に
関連して上述したコンデンサとなる。
【００２９】以下に説明する方法すべてにおいて、入力
は３、すなわちｄin＝３であることが仮定されている。
これはこれらの方法で使用される１つの例にしか過ぎな
い。もちろん一般には、ｄinは本方法が適用される配置
の範囲内で任意の値を取ることができる。このように、
図５および６のような配置に対しては、パイプライン構
造に依存して、ｄinは０ないし２m-1または０ないし２m
の範囲の任意の値で構わない。
は３、すなわちｄin＝３であることが仮定されている。
これはこれらの方法で使用される１つの例にしか過ぎな
い。もちろん一般には、ｄinは本方法が適用される配置
の範囲内で任意の値を取ることができる。このように、
図５および６のような配置に対しては、パイプライン構
造に依存して、ｄinは０ないし２m-1または０ないし２m
の範囲の任意の値で構わない。
【００３０】ここで図７を参照しながら、本発明の方法
の第１の好適な実施の形態の応用について説明しよう。
図７にはデジタル入力ライン４０が示されており、これ
は１つのサンプリング周期について、ｍビットＡＤＳＣ
３６のデジタル出力を運ぶ。ライン４０上のデジタル値
は、次のように、後続のホールドまたは増幅フェーズに
おいてサンプル・ホールド増幅器３２のコンデンサ配置
を選択するために使用される。ライン４０上のデジタル
値は、この場合は一例としてｄin＝３となっているが、
レジスタ１００に記憶されており、図示のようにレジス
タＲ１、Ｒ２，．．．，Ｒ９を含むレジスタ組１０２中
から１つのレジスタを選択するために使用される。レジ
スタ組１０２の各レジスタは要素スタック１０４中の１
つの要素を示す値を記憶している。これは１から９まで
の循環シーケンスによって指定される。選択シーケンス
ではこれらの要素の選択を循環式に行うようになってお
り、９番目の要素が選択された後は、手順は最初の要素
に戻って継続される。要素スタック１０４は図示のよう
に要素Ｕ１、Ｕ２，．．．，Ｕ９を含む。要素スタック
１０４中の各要素はコンデンサＣ１、Ｃ２，．．．，Ｃ
９の１つと１対１で対応している。すなわち、要素Ｕ１
はコンデンサＣ１に対応し、要素Ｕ２はコンデンサＣ２
に対応し、以下同様である。選ばれたレジスタが指示す
る要素は、現在のホールド・フェーズでどのスイッチを
セットするかを決めるのに使用される。詳細には、指示
された要素とスタック１０４中の次の要素に対応するス
イッチが切り換えられて、それらに対応するコンデンサ
が帰還コンデンサとして選ばれる。スタック１０４中の
次に続く３つの要素に対応するスイッチが切り換えられ
て、それらに対応するコンデンサがＤＡＳＣコンデンサ
として選ばれる。同じサンプリング周期において、この
ように使用されるレジスタが更新される。更新は要素ポ
インタを帰還コンデンサ数にＤＡＳＣコンデンサ数を加
算した数だけ増分することによって行われる。レジスタ
組１０２中の各レジスタはこのように使用され、更新さ
れる。
の第１の好適な実施の形態の応用について説明しよう。
図７にはデジタル入力ライン４０が示されており、これ
は１つのサンプリング周期について、ｍビットＡＤＳＣ
３６のデジタル出力を運ぶ。ライン４０上のデジタル値
は、次のように、後続のホールドまたは増幅フェーズに
おいてサンプル・ホールド増幅器３２のコンデンサ配置
を選択するために使用される。ライン４０上のデジタル
値は、この場合は一例としてｄin＝３となっているが、
レジスタ１００に記憶されており、図示のようにレジス
タＲ１、Ｒ２，．．．，Ｒ９を含むレジスタ組１０２中
から１つのレジスタを選択するために使用される。レジ
スタ組１０２の各レジスタは要素スタック１０４中の１
つの要素を示す値を記憶している。これは１から９まで
の循環シーケンスによって指定される。選択シーケンス
ではこれらの要素の選択を循環式に行うようになってお
り、９番目の要素が選択された後は、手順は最初の要素
に戻って継続される。要素スタック１０４は図示のよう
に要素Ｕ１、Ｕ２，．．．，Ｕ９を含む。要素スタック
１０４中の各要素はコンデンサＣ１、Ｃ２，．．．，Ｃ
９の１つと１対１で対応している。すなわち、要素Ｕ１
はコンデンサＣ１に対応し、要素Ｕ２はコンデンサＣ２
に対応し、以下同様である。選ばれたレジスタが指示す
る要素は、現在のホールド・フェーズでどのスイッチを
セットするかを決めるのに使用される。詳細には、指示
された要素とスタック１０４中の次の要素に対応するス
イッチが切り換えられて、それらに対応するコンデンサ
が帰還コンデンサとして選ばれる。スタック１０４中の
次に続く３つの要素に対応するスイッチが切り換えられ
て、それらに対応するコンデンサがＤＡＳＣコンデンサ
として選ばれる。同じサンプリング周期において、この
ように使用されるレジスタが更新される。更新は要素ポ
インタを帰還コンデンサ数にＤＡＳＣコンデンサ数を加
算した数だけ増分することによって行われる。レジスタ
組１０２中の各レジスタはこのように使用され、更新さ
れる。
【００３１】図７の方法の動作の詳細について、ここ
で、１つの使用例を取り上げて説明することにしよう。
この例ではｄin＝３であり、従ってライン４０にはデジ
タル・コード３が現れる。従ってレジスタＲ３が選ばれ
る。先の決定、例えばレジスタＲ３への初期値のローデ
ィングまたは上述のようなレジスタＲ３の内容更新の結
果として、図７に示すように、Ｒ３は現在の要素として
要素Ｕ２を指示している。この場合、要素Ｕ２およびＵ
３は自動的に選ばれて切り換えられるため、それらに対
応するコンデンサＣ２およびＣ３が帰還コンデンサとし
て選ばれることになる。このように、指示される要素に
加えて、シーケンス中の次の要素も一緒に帰還コンデン
サを形成する。
で、１つの使用例を取り上げて説明することにしよう。
この例ではｄin＝３であり、従ってライン４０にはデジ
タル・コード３が現れる。従ってレジスタＲ３が選ばれ
る。先の決定、例えばレジスタＲ３への初期値のローデ
ィングまたは上述のようなレジスタＲ３の内容更新の結
果として、図７に示すように、Ｒ３は現在の要素として
要素Ｕ２を指示している。この場合、要素Ｕ２およびＵ
３は自動的に選ばれて切り換えられるため、それらに対
応するコンデンサＣ２およびＣ３が帰還コンデンサとし
て選ばれることになる。このように、指示される要素に
加えて、シーケンス中の次の要素も一緒に帰還コンデン
サを形成する。
【００３２】シーケンス中でＵ３に続く要素Ｕ４、Ｕ
５、およびＵ６が自動的に選ばれるため、それらに対応
するコンデンサＣ４、Ｃ５、およびＣ６が、ホールド・
フェーズにおいてＶREFへつながれるＤＡＳＣコンデン
サとして使用される。このように、シーケンス中の帰還
コンデンサに続く要素の数は入力ｄinとして与えられる
数である。残りのコンデンサＣ７、Ｃ８、Ｃ９、および
Ｃ１は自動的に選ばれて、ホールド・フェーズにおいて
−ＶREFへつながれるようにスイッチングされる。
５、およびＵ６が自動的に選ばれるため、それらに対応
するコンデンサＣ４、Ｃ５、およびＣ６が、ホールド・
フェーズにおいてＶREFへつながれるＤＡＳＣコンデン
サとして使用される。このように、シーケンス中の帰還
コンデンサに続く要素の数は入力ｄinとして与えられる
数である。残りのコンデンサＣ７、Ｃ８、Ｃ９、および
Ｃ１は自動的に選ばれて、ホールド・フェーズにおいて
−ＶREFへつながれるようにスイッチングされる。
【００３３】アナログ出力ＡOUTは、コンデンサがこの
ように構成される場合のこの段のＤＡＳＣの概念的出力
電圧、すなわち図１のｍビットＤＡＳＣ４２の出力４４
である。このことは以下に示すすべての図面に同様に当
てはまる。
ように構成される場合のこの段のＤＡＳＣの概念的出力
電圧、すなわち図１のｍビットＤＡＳＣ４２の出力４４
である。このことは以下に示すすべての図面に同様に当
てはまる。
【００３４】この手順を連続的に行うために、Ｃ９が選
ばれた後、選択はＣ１へ循環して戻る。同じ循環方式は
ここに述べるすべての実施の形態に適用される。
ばれた後、選択はＣ１へ循環して戻る。同じ循環方式は
ここに述べるすべての実施の形態に適用される。
【００３５】同じサンプリング周期において、レジスタ
Ｒ３は帰還コンデンサの２とＤＡＳＣコンデンサの３を
加えた５によって、図示のように次のスイッチ要素Ｕ７
を指示するように更新される。このように、要素不整合
を雑音に変換するための、一種の個別レベルを平均する
ノイズ・シェイピングが実行される。
Ｒ３は帰還コンデンサの２とＤＡＳＣコンデンサの３を
加えた５によって、図示のように次のスイッチ要素Ｕ７
を指示するように更新される。このように、要素不整合
を雑音に変換するための、一種の個別レベルを平均する
ノイズ・シェイピングが実行される。
【００３６】レジスタＲ１ないしＲ９の初期化に関して
は、これらすべてのレジスタがＵ１を指示するように初
期化されるであろう、この特別な初期化パターンは変更
してもよく、そのことは重要でない。例えば、Ｒ１がＵ
１を指示するように、Ｒ２はＵ２を指示するように、Ｒ
３がＵ３を指示するように、以下同様に初期化すること
もできる。ユーザは所望の任意のパターンを選ぶことが
できる。それらはすべて本発明のスコープに含まれる。
初期化に関する同じ原理は以下に述べる方法にも適用さ
れる。
は、これらすべてのレジスタがＵ１を指示するように初
期化されるであろう、この特別な初期化パターンは変更
してもよく、そのことは重要でない。例えば、Ｒ１がＵ
１を指示するように、Ｒ２はＵ２を指示するように、Ｒ
３がＵ３を指示するように、以下同様に初期化すること
もできる。ユーザは所望の任意のパターンを選ぶことが
できる。それらはすべて本発明のスコープに含まれる。
初期化に関する同じ原理は以下に述べる方法にも適用さ
れる。
【００３７】ここで図８を参照しながら、本方法の第２
の好適な実施の形態の応用について説明しよう。本方法
は上で図７に関して説明した方法に類似しており、図示
のように、要素Ｕ１、Ｕ２，．．．，Ｕ９を含む要素ス
タック１１０が設けられている。ここにおいて、要素ス
タック１１０中の各要素はコンデンサＣ１、Ｃ
２，．．．，Ｃ９の１つに１対１で対応している。しか
し、この方法ではライン４０上のデジタル入力ｄinを受
信するために１つのレジスタ１１２しか用意されていな
い。先の決定の結果として、レジスタ１１２中に記憶さ
れたデジタル値はＵ２、すなわちＤＡＣレベルを表すた
めに使用すべきスタック１１０中の最初の要素を指示し
ている。先の例と同じように、選ばれたレジスタが指示
する要素は、現在のホールド・フェーズでどのスイッチ
をセットするかを決めるのに使用される。具体的には、
指示された要素およびスタック１１０中の次の要素、Ｕ
２およびＵ３に対応するスイッチが切り換えられて、そ
れらに対応するコンデンサが帰還コンデンサとして選ば
れる。この例ではｄinは３であるから、スタック１１０
中の次の３つの要素、Ｕ４、Ｕ５、およびＵ６が切り換
えられて、それらに対応するコンデンサはＤＡＳＣコン
デンサとして選ばれて、ホールド・フェーズにおいてＶ
REFへつながれる。残りのコンデンサ、Ｃ７、Ｃ８、Ｃ
９、およびＣ１はホールド・フェーズの間は−ＶREFへ
つながれる。レジスタ１１２は同じサンプリング周期に
おいて更新される。それは要素ポインタを、帰還コンデ
ンサの数とＤＡＳＣコンデンサの数の和に等しい数だけ
増分して、この場合にはＵ７を指示するように行われ
る。コンデンサの使用はそれに従って循環する。
の好適な実施の形態の応用について説明しよう。本方法
は上で図７に関して説明した方法に類似しており、図示
のように、要素Ｕ１、Ｕ２，．．．，Ｕ９を含む要素ス
タック１１０が設けられている。ここにおいて、要素ス
タック１１０中の各要素はコンデンサＣ１、Ｃ
２，．．．，Ｃ９の１つに１対１で対応している。しか
し、この方法ではライン４０上のデジタル入力ｄinを受
信するために１つのレジスタ１１２しか用意されていな
い。先の決定の結果として、レジスタ１１２中に記憶さ
れたデジタル値はＵ２、すなわちＤＡＣレベルを表すた
めに使用すべきスタック１１０中の最初の要素を指示し
ている。先の例と同じように、選ばれたレジスタが指示
する要素は、現在のホールド・フェーズでどのスイッチ
をセットするかを決めるのに使用される。具体的には、
指示された要素およびスタック１１０中の次の要素、Ｕ
２およびＵ３に対応するスイッチが切り換えられて、そ
れらに対応するコンデンサが帰還コンデンサとして選ば
れる。この例ではｄinは３であるから、スタック１１０
中の次の３つの要素、Ｕ４、Ｕ５、およびＵ６が切り換
えられて、それらに対応するコンデンサはＤＡＳＣコン
デンサとして選ばれて、ホールド・フェーズにおいてＶ
REFへつながれる。残りのコンデンサ、Ｃ７、Ｃ８、Ｃ
９、およびＣ１はホールド・フェーズの間は−ＶREFへ
つながれる。レジスタ１１２は同じサンプリング周期に
おいて更新される。それは要素ポインタを、帰還コンデ
ンサの数とＤＡＳＣコンデンサの数の和に等しい数だけ
増分して、この場合にはＵ７を指示するように行われ
る。コンデンサの使用はそれに従って循環する。
【００３８】ここで図９を参照しながら、本方法の第３
の好適な実施の形態の応用について説明しよう。この第
３の方法では、要素不整合を雑音に変換するためにグル
ープ・レベルでの平均化が実行される。使用されるレジ
スタの数は、上述の第１の方法で使用される数と第２の
方法で使用される数の中間にある。図９に示される特別
な例では、レジスタ組１２０中のレジスタの数は３であ
る。この方法で、ライン４０上のデジタル入力ｄinが
１、４、または７に等しい時はレジスタＲ１が選ばれ
る。もしデジタル入力ｄinが２、５、または８に等しけ
れば、組１２０中でレジスタＲ２が選ばれる。もしライ
ン４０上のデジタル入力ｄinが３、６、または９であれ
ば、組１２０中のレジスタＲ３が選ばれる。上述のよう
に、レジスタの内容は要素スタック１２２中の１つの要
素を指示する。その要素および次の要素に対応するコン
デンサが帰還コンデンサとして選ばれるが、ｄin＝３で
あるから、前と同じように、次の３つがＤＡＳＣコンデ
ンサとして使用される。更新は前と同じように進行す
る。
の好適な実施の形態の応用について説明しよう。この第
３の方法では、要素不整合を雑音に変換するためにグル
ープ・レベルでの平均化が実行される。使用されるレジ
スタの数は、上述の第１の方法で使用される数と第２の
方法で使用される数の中間にある。図９に示される特別
な例では、レジスタ組１２０中のレジスタの数は３であ
る。この方法で、ライン４０上のデジタル入力ｄinが
１、４、または７に等しい時はレジスタＲ１が選ばれ
る。もしデジタル入力ｄinが２、５、または８に等しけ
れば、組１２０中でレジスタＲ２が選ばれる。もしライ
ン４０上のデジタル入力ｄinが３、６、または９であれ
ば、組１２０中のレジスタＲ３が選ばれる。上述のよう
に、レジスタの内容は要素スタック１２２中の１つの要
素を指示する。その要素および次の要素に対応するコン
デンサが帰還コンデンサとして選ばれるが、ｄin＝３で
あるから、前と同じように、次の３つがＤＡＳＣコンデ
ンサとして使用される。更新は前と同じように進行す
る。
【００３９】ここで図１０を参照しながら、本方法の第
４の好適な実施の形態の応用について説明しよう。ま
ず、注意すべき点は、最初の３つの方法では、上述のよ
うに、使用すべき次の帰還要素を指示するために１つの
ポインタが使用されている。第１のＤＡＣコンデンサは
帰還コンデンサの直後に続く１個である。しかし、もし
これらの方法を図２に示される１．５ビット／段の構造
に適用するのであれば、帰還コンデンサは固定であり、
段間利得誤差は平均化されずに残る。この理由で、ここ
に第４の方法から始まる別の方法について説明する。基
本的な概念は、帰還コンデンサとＤＡＣコンデンサとに
ついて異なるポインタを備えることである。図１０で
は、ライン４０上のデジタル値ｄinはレジスタ組１３０
のうちの１つのレジスタを選ぶために使用される。ここ
において、各レジスタは上述の方法での１つのポインタ
の代わりに、その中に２つのポインタを記憶している。
図１０に示されるこの特定例では、ｄin＝３であるの
で、デジタル値ｄinによってレジスタＲ３が選ばれる。
先の決定の結果として、レジスタＲ３は要素Ｕ７を指示
し、コンデンサＣ７およびＣ８を帰還コンデンサとして
選ぶ。また先の決定の結果として、それは要素Ｕ２も指
示し、コンデンサＣ２、Ｃ３、およびＣ４をＤＡＣコン
デンサとして選ぶ。Ｒ３が選ばれるのと同じサンプリン
グ周期において、Ｒ３中の両ポインタも更新されて、図
示のように、選ばれる次の２個の帰還コンデンサの最初
のものがコンデンサＣ９で、使用すべき次の３個のＤＡ
Ｃコンデンサの最初のものがコンデンサＣ５になる。
４の好適な実施の形態の応用について説明しよう。ま
ず、注意すべき点は、最初の３つの方法では、上述のよ
うに、使用すべき次の帰還要素を指示するために１つの
ポインタが使用されている。第１のＤＡＣコンデンサは
帰還コンデンサの直後に続く１個である。しかし、もし
これらの方法を図２に示される１．５ビット／段の構造
に適用するのであれば、帰還コンデンサは固定であり、
段間利得誤差は平均化されずに残る。この理由で、ここ
に第４の方法から始まる別の方法について説明する。基
本的な概念は、帰還コンデンサとＤＡＣコンデンサとに
ついて異なるポインタを備えることである。図１０で
は、ライン４０上のデジタル値ｄinはレジスタ組１３０
のうちの１つのレジスタを選ぶために使用される。ここ
において、各レジスタは上述の方法での１つのポインタ
の代わりに、その中に２つのポインタを記憶している。
図１０に示されるこの特定例では、ｄin＝３であるの
で、デジタル値ｄinによってレジスタＲ３が選ばれる。
先の決定の結果として、レジスタＲ３は要素Ｕ７を指示
し、コンデンサＣ７およびＣ８を帰還コンデンサとして
選ぶ。また先の決定の結果として、それは要素Ｕ２も指
示し、コンデンサＣ２、Ｃ３、およびＣ４をＤＡＣコン
デンサとして選ぶ。Ｒ３が選ばれるのと同じサンプリン
グ周期において、Ｒ３中の両ポインタも更新されて、図
示のように、選ばれる次の２個の帰還コンデンサの最初
のものがコンデンサＣ９で、使用すべき次の３個のＤＡ
Ｃコンデンサの最初のものがコンデンサＣ５になる。
【００４０】図１０に示される構成の初期化に関して
は、上で説明した原理が適用される。更に、各レジスタ
は２つの値を記憶しているため、初期値としては、Ｒ１
ないしＲ９の帰還ポインタがＵ１を指示し、一方、Ｒ１
ないしＲ９のＤＡＣポインタがＵ３を指示するようにす
ることが望ましいかもしれない。ここでも、ユーザが異
なる初期化パターンを決定してよく、その特殊な初期化
パターンは本発明にとって重大な問題ではない。
は、上で説明した原理が適用される。更に、各レジスタ
は２つの値を記憶しているため、初期値としては、Ｒ１
ないしＲ９の帰還ポインタがＵ１を指示し、一方、Ｒ１
ないしＲ９のＤＡＣポインタがＵ３を指示するようにす
ることが望ましいかもしれない。ここでも、ユーザが異
なる初期化パターンを決定してよく、その特殊な初期化
パターンは本発明にとって重大な問題ではない。
【００４１】ここで図１１を参照しながら、本方法の第
５の好適な実施の形態の応用について説明しよう。この
方法は図１０に関連して上述した第４の方法に類似して
いるが、帰還コンデンサのポインタがＤＡＣコンデンサ
のポインタよりも優先される点が異なっている。図１１
に示す例では、ＤＡＣおよび帰還ポインタはそれぞれ、
Ｕ５およびＵ７を指示しており、その結果、コンデンサ
Ｃ７およびＣ８が帰還コンデンサとなり、コンデンサＣ
５、Ｃ６、およびＣ９がＤＡＣコンデンサとなる。次の
サンプリング周期の前に、帰還およびＤＡＣポインタは
それぞれＵ９およびＵ１を指示するように更新される。
５の好適な実施の形態の応用について説明しよう。この
方法は図１０に関連して上述した第４の方法に類似して
いるが、帰還コンデンサのポインタがＤＡＣコンデンサ
のポインタよりも優先される点が異なっている。図１１
に示す例では、ＤＡＣおよび帰還ポインタはそれぞれ、
Ｕ５およびＵ７を指示しており、その結果、コンデンサ
Ｃ７およびＣ８が帰還コンデンサとなり、コンデンサＣ
５、Ｃ６、およびＣ９がＤＡＣコンデンサとなる。次の
サンプリング周期の前に、帰還およびＤＡＣポインタは
それぞれＵ９およびＵ１を指示するように更新される。
【００４２】ここで図１２を参照しながら、本方法の第
６の好適な実施の形態の応用について説明しよう。この
実施の形態では、単一のレジスタ１４８が使用されてい
る。前と同じように、ｄin＝３である。この方法は、い
くつかの点で上述の第２の方法に似ているが、２つのポ
インタが使用される点が異なる。図１２に示す例では、
先の決定の結果として、現在のＤＡＣポインタはＵ２を
指示し、一方、現在の帰還コンデンサのポインタはＵ７
を指示している。このように、ｄin＝３であるので、コ
ンデンサＣ２、Ｃ３、およびＣ４がＤＡＣコンデンサ
で、コンデンサＣ７およびＣ８が帰還コンデンサとな
る。次のサンプリング周期の前に、ＤＡＣおよび帰還ポ
インタはそれぞれＵ５およびＵ９に更新される。更に、
ＤＡＣポインタは帰還コンデンサのポインタに対して優
先権を有する。例えば、もしレジスタ１４８がＤＡＣコ
ンデンサに関してＵ５を指示し、帰還コンデンサに関し
てＵ７を指示していれば、選ばれるＤＡＣコンデンサは
Ｕ５、Ｕ６、およびＵ７であり、他方、選ばれる帰還コ
ンデンサはＵ７にあるポインタに最も近い利用できるコ
ンデンサであるＵ８およびＵ９となる。
６の好適な実施の形態の応用について説明しよう。この
実施の形態では、単一のレジスタ１４８が使用されてい
る。前と同じように、ｄin＝３である。この方法は、い
くつかの点で上述の第２の方法に似ているが、２つのポ
インタが使用される点が異なる。図１２に示す例では、
先の決定の結果として、現在のＤＡＣポインタはＵ２を
指示し、一方、現在の帰還コンデンサのポインタはＵ７
を指示している。このように、ｄin＝３であるので、コ
ンデンサＣ２、Ｃ３、およびＣ４がＤＡＣコンデンサ
で、コンデンサＣ７およびＣ８が帰還コンデンサとな
る。次のサンプリング周期の前に、ＤＡＣおよび帰還ポ
インタはそれぞれＵ５およびＵ９に更新される。更に、
ＤＡＣポインタは帰還コンデンサのポインタに対して優
先権を有する。例えば、もしレジスタ１４８がＤＡＣコ
ンデンサに関してＵ５を指示し、帰還コンデンサに関し
てＵ７を指示していれば、選ばれるＤＡＣコンデンサは
Ｕ５、Ｕ６、およびＵ７であり、他方、選ばれる帰還コ
ンデンサはＵ７にあるポインタに最も近い利用できるコ
ンデンサであるＵ８およびＵ９となる。
【００４３】ここで図１３を参照しながら、本方法の第
７の好適な実施の形態の応用について説明しよう。前と
同じように、ｄin＝３である。この方法は直前に述べた
方法と似ているが、帰還コンデンサのポインタがＤＡＣ
ポインタよりも優先されるようになっている点が異な
る。このため、図１３に示す例では、レジスタ１５６は
ＤＡＣコンデンサに関してＵ５を指示しており、帰還コ
ンデンサに関してはＵ７を指示している。従って、選ば
れるＤＡＣコンデンサはＣ５、Ｃ６、およびＣ９であ
り、他方、選ばれる帰還コンデンサはＣ７およびＣ８と
なる。
７の好適な実施の形態の応用について説明しよう。前と
同じように、ｄin＝３である。この方法は直前に述べた
方法と似ているが、帰還コンデンサのポインタがＤＡＣ
ポインタよりも優先されるようになっている点が異な
る。このため、図１３に示す例では、レジスタ１５６は
ＤＡＣコンデンサに関してＵ５を指示しており、帰還コ
ンデンサに関してはＵ７を指示している。従って、選ば
れるＤＡＣコンデンサはＣ５、Ｃ６、およびＣ９であ
り、他方、選ばれる帰還コンデンサはＣ７およびＣ８と
なる。
【００４４】ここで図１４を参照しながら、本方法の第
８の好適な実施の形態の応用について説明しよう。この
方法は上述の第３の方法に似ているが、２つのポインタ
が使用されている点が異なる。図１４に示す例では、デ
ジタル入力ｄinが１、４、または７に等しい時はレジス
タ組１６６中のレジスタＲ１が選ばれる。デジタル入力
ｄinが２、５、または８に等しい時、レジスタＲ２が選
ばれ、ｄinが３、６、または９に等しい時はレジスタＲ
３が選ばれる。図１４に示す特定例では、ｄinが３であ
るため、レジスタＲ３が選ばれる。ＤＡＣおよび帰還コ
ンデンサのポインタがそれぞれＵ２およびＵ７にあるた
め、ＤＡＣコンデンサとしてはコンデンサＣ２、Ｃ３、
およびＣ４が選ばれ、他方、帰還コンデンサとしてはコ
ンデンサＣ７およびＣ８が選ばれる。ＤＡＣおよび帰還
コンデンサのポインタはそれぞれＵ５およびＵ９に更新
される。ＤＡＣポインタ１７４の実線は、それが帰還コ
ンデンサのポインタ１７６に対して優先権を有すること
を示している。
８の好適な実施の形態の応用について説明しよう。この
方法は上述の第３の方法に似ているが、２つのポインタ
が使用されている点が異なる。図１４に示す例では、デ
ジタル入力ｄinが１、４、または７に等しい時はレジス
タ組１６６中のレジスタＲ１が選ばれる。デジタル入力
ｄinが２、５、または８に等しい時、レジスタＲ２が選
ばれ、ｄinが３、６、または９に等しい時はレジスタＲ
３が選ばれる。図１４に示す特定例では、ｄinが３であ
るため、レジスタＲ３が選ばれる。ＤＡＣおよび帰還コ
ンデンサのポインタがそれぞれＵ２およびＵ７にあるた
め、ＤＡＣコンデンサとしてはコンデンサＣ２、Ｃ３、
およびＣ４が選ばれ、他方、帰還コンデンサとしてはコ
ンデンサＣ７およびＣ８が選ばれる。ＤＡＣおよび帰還
コンデンサのポインタはそれぞれＵ５およびＵ９に更新
される。ＤＡＣポインタ１７４の実線は、それが帰還コ
ンデンサのポインタ１７６に対して優先権を有すること
を示している。
【００４５】ここで図１５を参照しながら、本方法の第
９の好適な実施の形態の応用について説明しよう。この
方法は直前で述べた方法に似ているが、帰還ポインタが
ＤＡＣポインタに対して優先権を有する点が異なる。図
１５に示す特定例では、デジタル入力ｄinが３であるた
め、レジスタＲ３が選ばれる。帰還コンデンサのポイン
タがＵ７を指示するため、帰還コンデンサとしてコンデ
ンサＣ７およびＣ８が選ばれる。帰還コンデンサのポイ
ンタはＵ９に更新される。帰還コンデンサのポインタが
ＤＡＣポインタよりも優先されるので、ＤＡＣコンデン
サとしてはコンデンサＣ５、Ｃ６、およびＣ９が選ばれ
る。ＤＡＣポインタはＵ１に更新される。
９の好適な実施の形態の応用について説明しよう。この
方法は直前で述べた方法に似ているが、帰還ポインタが
ＤＡＣポインタに対して優先権を有する点が異なる。図
１５に示す特定例では、デジタル入力ｄinが３であるた
め、レジスタＲ３が選ばれる。帰還コンデンサのポイン
タがＵ７を指示するため、帰還コンデンサとしてコンデ
ンサＣ７およびＣ８が選ばれる。帰還コンデンサのポイ
ンタはＵ９に更新される。帰還コンデンサのポインタが
ＤＡＣポインタよりも優先されるので、ＤＡＣコンデン
サとしてはコンデンサＣ５、Ｃ６、およびＣ９が選ばれ
る。ＤＡＣポインタはＵ１に更新される。
【００４６】ここに説明した方法のどれにおいても、反
復パターンがトーンを生成させる可能性があることに注
意すべきである。もしこれが発生するようであれば、そ
の問題に対処するために一種のディザリング（ｄｉｔｈ
ｅｒｉｎｇ）を利用できるかもしれない。ディザリング
を加えるためには、そのような反復パターンを破壊する
ようにポインタがランダムに１要素分のシフトを行うよ
うになっていればよい。
復パターンがトーンを生成させる可能性があることに注
意すべきである。もしこれが発生するようであれば、そ
の問題に対処するために一種のディザリング（ｄｉｔｈ
ｅｒｉｎｇ）を利用できるかもしれない。ディザリング
を加えるためには、そのような反復パターンを破壊する
ようにポインタがランダムに１要素分のシフトを行うよ
うになっていればよい。
【００４７】更にまた、上述の実施の形態はすべて、任
意の標準的なデジタル誤差修正技術と両立できること、
また段当り単一ビットまたはマルチビットのパイプライ
ン方式の構造に適用できることを理解されたい。
意の標準的なデジタル誤差修正技術と両立できること、
また段当り単一ビットまたはマルチビットのパイプライ
ン方式の構造に適用できることを理解されたい。
【００４８】最後に、図２、図３、図５、および図６に
示す回路は、説明を簡単にするために、シングル・エン
ド（ｓｉｎｇｌｅ−ｅｎｄ）になっていることに注意さ
れたい。この原理は、完全な差動方式の回路でも同じで
あり、本発明を実施する場合の考慮はここに述べたこと
と本質的に同じであり、それらの考慮はシングル・エン
ドの回路中の１つの経路のみでなく、差動経路の両方に
当てはまる。
示す回路は、説明を簡単にするために、シングル・エン
ド（ｓｉｎｇｌｅ−ｅｎｄ）になっていることに注意さ
れたい。この原理は、完全な差動方式の回路でも同じで
あり、本発明を実施する場合の考慮はここに述べたこと
と本質的に同じであり、それらの考慮はシングル・エン
ドの回路中の１つの経路のみでなく、差動経路の両方に
当てはまる。
【００４９】事実、本発明の原理はこれまで示した図面
に関するもの以外の数多くの構造においても実施される
ことを理解されよう。本発明の利用を可能とするもの
は、同じ値に設計された複数のコンデンサを使用するこ
とであり、ここに提示された原理を理解すれば明らかな
ように、それらをサンプリング構成と増幅構成とで変更
することである。
に関するもの以外の数多くの構造においても実施される
ことを理解されよう。本発明の利用を可能とするもの
は、同じ値に設計された複数のコンデンサを使用するこ
とであり、ここに提示された原理を理解すれば明らかな
ように、それらをサンプリング構成と増幅構成とで変更
することである。
【００５０】本発明およびそれの特徴について詳細に説
明してきたが、特許請求の範囲に定義される本発明の精
神およびスコープから外れることなく、各種の変更、置
換、および修正をここに行うことができることを理解さ
れるべきである。
明してきたが、特許請求の範囲に定義される本発明の精
神およびスコープから外れることなく、各種の変更、置
換、および修正をここに行うことができることを理解さ
れるべきである。
【００５１】以上の説明に関して更に以下の項を開示す
る。 （１）多段アナログ・デジタル変換器（“ＡＤＣ”）の
１つの段で、サンプリング周期毎にコンデンサをシャッ
フルする方法であって、前記ＡＤＣ段は各サンプリング
周期において第１のアナログ電圧レベルを有する入力を
受信し、また各サンプリング周期について予め定められ
たデジタル精度で前記第１のアナログ電圧レベルに対応
する第２の電圧レベルを表すデジタル出力を供給し、同
時に、前記第１のアナログ電圧レベルと、前記デジタル
出力に対応する第２のアナログ電圧レベルとの間の差分
を表すアナログ出力を供給するようになっており、前記
ＡＤＣ段は、サンプリング・フェーズで電荷を蓄積し、
増幅フェーズで増幅器と共同して前記第２アナログ電圧
レベルと前記第１アナログ電圧レベルとの差分を表す電
圧を有する出力信号を供給するために利用可能な複数個
のコンデンサを含んでおり、サンプリング・フェーズの
間に、前記複数コンデンサに対して前記入力を供給し、
前記サンプリング・フェーズ中の第１の時点で前記第１
アナログ電圧レベルを取り込み、保持する工程、コンデ
ンサ不整合に付随して生ずる高調波歪を予め定められた
スペクトル帯の外側にスペクトル振幅のピークを持つ雑
音へ変換するように適応した予め定められたコンデンサ
・シャッフリング手順に従って、前記複数個のコンデン
サの選ばれた１つのサブグループを帰還コンデンサとし
て、また前記複数コンデンサの残りのうちの１つのサブ
グループを、前記増幅器と共同してデジタル・アナログ
・サブ変換器（“ＤＡＳＣ”）コンデンサとして使用す
る工程であって、前記選ばれたサブグループおよび残り
のサブグループが隣接するサンプリング周期で異なる組
合せになっている工程、を含む方法。
る。 （１）多段アナログ・デジタル変換器（“ＡＤＣ”）の
１つの段で、サンプリング周期毎にコンデンサをシャッ
フルする方法であって、前記ＡＤＣ段は各サンプリング
周期において第１のアナログ電圧レベルを有する入力を
受信し、また各サンプリング周期について予め定められ
たデジタル精度で前記第１のアナログ電圧レベルに対応
する第２の電圧レベルを表すデジタル出力を供給し、同
時に、前記第１のアナログ電圧レベルと、前記デジタル
出力に対応する第２のアナログ電圧レベルとの間の差分
を表すアナログ出力を供給するようになっており、前記
ＡＤＣ段は、サンプリング・フェーズで電荷を蓄積し、
増幅フェーズで増幅器と共同して前記第２アナログ電圧
レベルと前記第１アナログ電圧レベルとの差分を表す電
圧を有する出力信号を供給するために利用可能な複数個
のコンデンサを含んでおり、サンプリング・フェーズの
間に、前記複数コンデンサに対して前記入力を供給し、
前記サンプリング・フェーズ中の第１の時点で前記第１
アナログ電圧レベルを取り込み、保持する工程、コンデ
ンサ不整合に付随して生ずる高調波歪を予め定められた
スペクトル帯の外側にスペクトル振幅のピークを持つ雑
音へ変換するように適応した予め定められたコンデンサ
・シャッフリング手順に従って、前記複数個のコンデン
サの選ばれた１つのサブグループを帰還コンデンサとし
て、また前記複数コンデンサの残りのうちの１つのサブ
グループを、前記増幅器と共同してデジタル・アナログ
・サブ変換器（“ＤＡＳＣ”）コンデンサとして使用す
る工程であって、前記選ばれたサブグループおよび残り
のサブグループが隣接するサンプリング周期で異なる組
合せになっている工程、を含む方法。
【００５２】（２）第１項記載の方法であって、ここに
おいて、前記予め定められたコンデンサ・シャッフリン
グ手順が、前記複数コンデンサ中の各コンデンサを、循
環シーケンス中で唯一のものとして特定する工程、第１
のサンプリング周期において、前記第１サンプリング周
期に関する前記デジタル信号を使用して、前記第１サン
プリング周期に関する前記デジタル出力値に関連する第
１の記憶された選択に基づいて、前記シーケンス中で連
続した前記複数コンデンサの第１のサブグループを前記
選ばれたサブグループとして選択し、前記第１サブグル
ープを帰還コンデンサとして使用する工程、前記シーケ
ンス中の前記第１サブグループの帰還コンデンサの直後
に続く第２のサブグループのコンデンサをＤＡＳＣコン
デンサとしての前記残りのサブグループとして使用する
工程であって、前記第２サブグループ中のコンデンサ数
が前記第１サンプリング周期に関する前記デジタル出力
によって決定される工程、前記第１サンプリング周期に
関する前記デジタル出力値に関連する前記第１の記憶さ
れた選択を、前記シーケンス中の前記サブグループのコ
ンデンサの最後に続く次のコンデンサに更新する工程、
および後続のサンプリング周期において、前記後続のサ
ンプリング周期に関する前記デジタル出力を使用して、
前記後続のサンプリング周期に関する前記デジタル出力
値に関連する第２の記憶された選択に基づいて、前記シ
ーケンス中で連続した前記複数コンデンサの第３のサブ
グループを前記選ばれたサブグループとして選択して、
前記第３サブグループを帰還コンデンサとして使用する
工程、前記シーケンス中の前記第３サブグループの帰還
コンデンサの直後に続く第４のサブグループのコンデン
サをＤＡＳＣコンデンサとしての前記残りのサブグルー
プとして使用する工程であって、前記第３サブグループ
中のコンデンサ数が前記後続のサンプリング周期に関す
る前記デジタル出力によって決定される工程、および前
記後続のサンプリング周期に関する前記デジタル出力の
値に関連する前記第２の記憶された選択を、前記シーケ
ンス中の前記第４サブグループのコンデンサの最後に続
く次のコンデンサに更新する工程、を含んでいる方法。
おいて、前記予め定められたコンデンサ・シャッフリン
グ手順が、前記複数コンデンサ中の各コンデンサを、循
環シーケンス中で唯一のものとして特定する工程、第１
のサンプリング周期において、前記第１サンプリング周
期に関する前記デジタル信号を使用して、前記第１サン
プリング周期に関する前記デジタル出力値に関連する第
１の記憶された選択に基づいて、前記シーケンス中で連
続した前記複数コンデンサの第１のサブグループを前記
選ばれたサブグループとして選択し、前記第１サブグル
ープを帰還コンデンサとして使用する工程、前記シーケ
ンス中の前記第１サブグループの帰還コンデンサの直後
に続く第２のサブグループのコンデンサをＤＡＳＣコン
デンサとしての前記残りのサブグループとして使用する
工程であって、前記第２サブグループ中のコンデンサ数
が前記第１サンプリング周期に関する前記デジタル出力
によって決定される工程、前記第１サンプリング周期に
関する前記デジタル出力値に関連する前記第１の記憶さ
れた選択を、前記シーケンス中の前記サブグループのコ
ンデンサの最後に続く次のコンデンサに更新する工程、
および後続のサンプリング周期において、前記後続のサ
ンプリング周期に関する前記デジタル出力を使用して、
前記後続のサンプリング周期に関する前記デジタル出力
値に関連する第２の記憶された選択に基づいて、前記シ
ーケンス中で連続した前記複数コンデンサの第３のサブ
グループを前記選ばれたサブグループとして選択して、
前記第３サブグループを帰還コンデンサとして使用する
工程、前記シーケンス中の前記第３サブグループの帰還
コンデンサの直後に続く第４のサブグループのコンデン
サをＤＡＳＣコンデンサとしての前記残りのサブグルー
プとして使用する工程であって、前記第３サブグループ
中のコンデンサ数が前記後続のサンプリング周期に関す
る前記デジタル出力によって決定される工程、および前
記後続のサンプリング周期に関する前記デジタル出力の
値に関連する前記第２の記憶された選択を、前記シーケ
ンス中の前記第４サブグループのコンデンサの最後に続
く次のコンデンサに更新する工程、を含んでいる方法。
【００５３】（３）第１項記載の方法であって、ここに
おいて、前記予め定められたコンデンサ・シャッフリン
グ手順が、前記複数コンデンサ中の各コンデンサを、循
環シーケンス中で唯一のものとして特定する工程、第１
のサンプリング周期において、記憶された選択に基づい
て、前記シーケンス中で連続した前記複数コンデンサの
第１のサブグループを前記選ばれたサブグループとして
選択し、前記第１サブグループを帰還コンデンサとして
使用する工程、前記シーケンス中の前記第１サブグルー
プの帰還コンデンサの直後に続く第２のサブグループの
コンデンサをＤＡＳＣコンデンサとしての前記残りのサ
ブグループとして使用し、前記第２サブグループのコン
デンサをＤＡＳＣコンデンサとして使用する工程であっ
て、前記第２サブグループ中のコンデンサ数が前記第１
サンプリング周期に関する前記デジタル出力によって決
定される工程、および前記記憶された選択を、前記シー
ケンス中の前記サブグループのコンデンサの最後に続く
次のコンデンサに更新する工程、および後続のサンプリ
ング周期において、前記記憶された選択に基づいて、前
記シーケンス中で連続した前記複数コンデンサの第３の
サブグループを前記選ばれたサブグループとして選択
し、前記第３サブグループを帰還コンデンサとして使用
する工程、前記シーケンス中の前記第３サブグループの
帰還コンデンサの直後に続く第４サブグループのコンデ
ンサをＤＡＳＣコンデンサとしての前記残りのサブグル
ープとして使用し、前記第４サブグループのコンデンサ
をＤＡＳＣコンデンサとして使用する工程であって、前
記第３サブグループ中のコンデンサ数が前記後続のサン
プリング周期に関する前記デジタル出力によって決定さ
れる工程、および前記記憶された選択を、前記シーケン
ス中の前記第４サブグループのコンデンサの最後に続く
次のコンデンサに更新する工程、を含んでいる方法。
おいて、前記予め定められたコンデンサ・シャッフリン
グ手順が、前記複数コンデンサ中の各コンデンサを、循
環シーケンス中で唯一のものとして特定する工程、第１
のサンプリング周期において、記憶された選択に基づい
て、前記シーケンス中で連続した前記複数コンデンサの
第１のサブグループを前記選ばれたサブグループとして
選択し、前記第１サブグループを帰還コンデンサとして
使用する工程、前記シーケンス中の前記第１サブグルー
プの帰還コンデンサの直後に続く第２のサブグループの
コンデンサをＤＡＳＣコンデンサとしての前記残りのサ
ブグループとして使用し、前記第２サブグループのコン
デンサをＤＡＳＣコンデンサとして使用する工程であっ
て、前記第２サブグループ中のコンデンサ数が前記第１
サンプリング周期に関する前記デジタル出力によって決
定される工程、および前記記憶された選択を、前記シー
ケンス中の前記サブグループのコンデンサの最後に続く
次のコンデンサに更新する工程、および後続のサンプリ
ング周期において、前記記憶された選択に基づいて、前
記シーケンス中で連続した前記複数コンデンサの第３の
サブグループを前記選ばれたサブグループとして選択
し、前記第３サブグループを帰還コンデンサとして使用
する工程、前記シーケンス中の前記第３サブグループの
帰還コンデンサの直後に続く第４サブグループのコンデ
ンサをＤＡＳＣコンデンサとしての前記残りのサブグル
ープとして使用し、前記第４サブグループのコンデンサ
をＤＡＳＣコンデンサとして使用する工程であって、前
記第３サブグループ中のコンデンサ数が前記後続のサン
プリング周期に関する前記デジタル出力によって決定さ
れる工程、および前記記憶された選択を、前記シーケン
ス中の前記第４サブグループのコンデンサの最後に続く
次のコンデンサに更新する工程、を含んでいる方法。
【００５４】（４）第１項記載の方法であって、ここに
おいて、前記予め定められたコンデンサ・シャッフリン
グ手順が、前記複数コンデンサ中の各コンデンサを、循
環シーケンス中で唯一のものとして特定する工程、第１
のサンプリング周期において、前記第１サンプリング周
期に関する前記デジタル信号を使用して、前記第１サン
プリング周期に関する値を含む前記デジタル出力値の第
１グループに関連する第１の記憶された選択に基づい
て、前記シーケンス中で連続した前記複数コンデンサの
第１のサブグループを前記選ばれたサブグループとして
選択し、前記第１サブグループを帰還コンデンサとして
使用する工程、前記シーケンス中の前記第１サブグルー
プの帰還コンデンサの直後に続く第２のサブグループの
コンデンサをＤＡＳＣコンデンサとしての前記残りのサ
ブグループとして使用する工程であって、前記第２サブ
グループ中のコンデンサ数が前記第１サンプリング周期
に関する前記デジタル出力によって決定される工程、お
よび前記第１サンプリング周期に関する前記デジタル出
力値を含む前記デジタル出力値の前記グループに関連す
る前記第１の記憶された選択を、前記シーケンス中の前
記サブグループのコンデンサの最後に続く次のコンデン
サに更新する工程、および後続のサンプリング周期にお
いて、前記後続のサンプリング周期に関する前記デジタ
ル出力値を含む前記デジタル出力値の第２グループに関
連する第２の記憶された選択に基づいて、前記シーケン
ス中で連続した前記複数コンデンサの第３のサブグルー
プを前記選ばれたサブグループとして選択して、前記第
３サブグループを帰還コンデンサとして使用する工程、
前記シーケンス中の前記第３サブグループの帰還コンデ
ンサの直後に続く第４のサブグループのコンデンサをＤ
ＡＳＣコンデンサとしての前記残りのサブグループとし
て使用する工程であって、前記第３サブグループ中のコ
ンデンサ数が前記後続のサンプリング周期に関する前記
デジタル出力によって決定される工程、および前記後続
のサンプリング周期に関する前記デジタル出力値を含む
前記デジタル出力値の前記第２グループに関連する前記
第２の記憶された選択を、前記シーケンス中の前記第４
サブグループのコンデンサの最後に続く次のコンデンサ
に更新する工程、を含んでいる方法。
おいて、前記予め定められたコンデンサ・シャッフリン
グ手順が、前記複数コンデンサ中の各コンデンサを、循
環シーケンス中で唯一のものとして特定する工程、第１
のサンプリング周期において、前記第１サンプリング周
期に関する前記デジタル信号を使用して、前記第１サン
プリング周期に関する値を含む前記デジタル出力値の第
１グループに関連する第１の記憶された選択に基づい
て、前記シーケンス中で連続した前記複数コンデンサの
第１のサブグループを前記選ばれたサブグループとして
選択し、前記第１サブグループを帰還コンデンサとして
使用する工程、前記シーケンス中の前記第１サブグルー
プの帰還コンデンサの直後に続く第２のサブグループの
コンデンサをＤＡＳＣコンデンサとしての前記残りのサ
ブグループとして使用する工程であって、前記第２サブ
グループ中のコンデンサ数が前記第１サンプリング周期
に関する前記デジタル出力によって決定される工程、お
よび前記第１サンプリング周期に関する前記デジタル出
力値を含む前記デジタル出力値の前記グループに関連す
る前記第１の記憶された選択を、前記シーケンス中の前
記サブグループのコンデンサの最後に続く次のコンデン
サに更新する工程、および後続のサンプリング周期にお
いて、前記後続のサンプリング周期に関する前記デジタ
ル出力値を含む前記デジタル出力値の第２グループに関
連する第２の記憶された選択に基づいて、前記シーケン
ス中で連続した前記複数コンデンサの第３のサブグルー
プを前記選ばれたサブグループとして選択して、前記第
３サブグループを帰還コンデンサとして使用する工程、
前記シーケンス中の前記第３サブグループの帰還コンデ
ンサの直後に続く第４のサブグループのコンデンサをＤ
ＡＳＣコンデンサとしての前記残りのサブグループとし
て使用する工程であって、前記第３サブグループ中のコ
ンデンサ数が前記後続のサンプリング周期に関する前記
デジタル出力によって決定される工程、および前記後続
のサンプリング周期に関する前記デジタル出力値を含む
前記デジタル出力値の前記第２グループに関連する前記
第２の記憶された選択を、前記シーケンス中の前記第４
サブグループのコンデンサの最後に続く次のコンデンサ
に更新する工程、を含んでいる方法。
【００５５】（５）第１項記載の方法であって、ここに
おいて、前記予め定められたコンデンサ・シャッフリン
グ手順が、前記複数コンデンサ中の各コンデンサを、循
環シーケンス中で唯一のものとして特定する工程、第１
のサンプリング周期において、前記第１サンプリング周
期に関する前記デジタル信号を使用して、前記第１サン
プリング周期に関する前記デジタル出力値に関連する第
１の記憶された選択に基づいて、前記シーケンス中で連
続した前記複数コンデンサの第１のサブグループを前記
選ばれたサブグループとして選択し、前記第１サブグル
ープを帰還コンデンサとして使用する工程、前記第１サ
ンプリング周期に関する前記デジタル信号を使用して、
前記第１サンプリング周期に関する前記デジタル出力値
に関連する第２の記憶された選択に基づいて、前記シー
ケンス中の第２のサブグループのコンデンサをＤＡＳＣ
コンデンサとしての前記残りのサブグループとして選択
する工程であって、前記第２サブグループ中のコンデン
サ数が前記第１サンプリング周期に関する前記デジタル
出力によって決定される工程、前記第１サンプリング周
期に関する前記デジタル出力値に関連する前記第１の記
憶された選択を、前記シーケンス中の前記第１サブグル
ープのコンデンサの最後に続く次のコンデンサに更新す
る工程、および前記第１サンプリング周期に関する前記
デジタル出力値に関連する前記第２の記憶された選択
を、前記シーケンス中の前記第２サブグループのコンデ
ンサの最後に続く次のコンデンサに更新する工程、およ
び後続のサンプリング周期において、前記後続のサンプ
リング周期に関する前記デジタル出力を使用して、前記
後続のサンプリング周期に関する前記デジタル出力値に
関連する第３の記憶された選択に基づいて、前記シーケ
ンス中で連続した前記複数コンデンサの第３のサブグル
ープを前記選ばれたサブグループとして選択して、前記
第３サブグループを帰還コンデンサとして使用する工
程、前記後続のサンプリング周期に関する前記デジタル
出力を使用して、前記第１サンプリング周期に関する前
記デジタル出力値に関連する第２の記憶された選択に基
づいて、前記シーケンス中の前記第４サブグループのコ
ンデンサをＤＡＳＣコンデンサとしての前記残りのサブ
グループとして選択する工程であって、前記第４サブグ
ループ中のコンデンサ数が前記後続のサンプリング周期
に関する前記デジタル出力によって決定される工程、前
記後続のサンプリング周期に関する前記デジタル出力値
に関連する前記第３の記憶された選択を、前記シーケン
ス中の前記第３サブグループのコンデンサの最後に続く
次のコンデンサに更新する工程、および前記後続のサン
プリング周期に関する前記デジタル出力値に関連する前
記第４の記憶された選択を、前記シーケンス中の前記第
４サブグループのコンデンサの最後に続く次のコンデン
サに更新する工程、を含んでいる方法。
おいて、前記予め定められたコンデンサ・シャッフリン
グ手順が、前記複数コンデンサ中の各コンデンサを、循
環シーケンス中で唯一のものとして特定する工程、第１
のサンプリング周期において、前記第１サンプリング周
期に関する前記デジタル信号を使用して、前記第１サン
プリング周期に関する前記デジタル出力値に関連する第
１の記憶された選択に基づいて、前記シーケンス中で連
続した前記複数コンデンサの第１のサブグループを前記
選ばれたサブグループとして選択し、前記第１サブグル
ープを帰還コンデンサとして使用する工程、前記第１サ
ンプリング周期に関する前記デジタル信号を使用して、
前記第１サンプリング周期に関する前記デジタル出力値
に関連する第２の記憶された選択に基づいて、前記シー
ケンス中の第２のサブグループのコンデンサをＤＡＳＣ
コンデンサとしての前記残りのサブグループとして選択
する工程であって、前記第２サブグループ中のコンデン
サ数が前記第１サンプリング周期に関する前記デジタル
出力によって決定される工程、前記第１サンプリング周
期に関する前記デジタル出力値に関連する前記第１の記
憶された選択を、前記シーケンス中の前記第１サブグル
ープのコンデンサの最後に続く次のコンデンサに更新す
る工程、および前記第１サンプリング周期に関する前記
デジタル出力値に関連する前記第２の記憶された選択
を、前記シーケンス中の前記第２サブグループのコンデ
ンサの最後に続く次のコンデンサに更新する工程、およ
び後続のサンプリング周期において、前記後続のサンプ
リング周期に関する前記デジタル出力を使用して、前記
後続のサンプリング周期に関する前記デジタル出力値に
関連する第３の記憶された選択に基づいて、前記シーケ
ンス中で連続した前記複数コンデンサの第３のサブグル
ープを前記選ばれたサブグループとして選択して、前記
第３サブグループを帰還コンデンサとして使用する工
程、前記後続のサンプリング周期に関する前記デジタル
出力を使用して、前記第１サンプリング周期に関する前
記デジタル出力値に関連する第２の記憶された選択に基
づいて、前記シーケンス中の前記第４サブグループのコ
ンデンサをＤＡＳＣコンデンサとしての前記残りのサブ
グループとして選択する工程であって、前記第４サブグ
ループ中のコンデンサ数が前記後続のサンプリング周期
に関する前記デジタル出力によって決定される工程、前
記後続のサンプリング周期に関する前記デジタル出力値
に関連する前記第３の記憶された選択を、前記シーケン
ス中の前記第３サブグループのコンデンサの最後に続く
次のコンデンサに更新する工程、および前記後続のサン
プリング周期に関する前記デジタル出力値に関連する前
記第４の記憶された選択を、前記シーケンス中の前記第
４サブグループのコンデンサの最後に続く次のコンデン
サに更新する工程、を含んでいる方法。
【００５６】（６）第５項記載の方法であって、ここに
おいて、任意のサンプリング周期においてコンデンサの
サブグループを選択する場合に、帰還コンデンサとして
使用するために選択されるコンデンサがＤＡＳＣコンデ
ンサとして使用するために選択されるコンデンサよりも
優先されるため、選択が衝突する場合に、帰還コンデン
サとして使用するために選ばれるコンデンサに続く前記
シーケンス中のコンデンサが、前記衝突を起こしたＤＡ
ＳＣコンデンサとして選ばれる方法。
おいて、任意のサンプリング周期においてコンデンサの
サブグループを選択する場合に、帰還コンデンサとして
使用するために選択されるコンデンサがＤＡＳＣコンデ
ンサとして使用するために選択されるコンデンサよりも
優先されるため、選択が衝突する場合に、帰還コンデン
サとして使用するために選ばれるコンデンサに続く前記
シーケンス中のコンデンサが、前記衝突を起こしたＤＡ
ＳＣコンデンサとして選ばれる方法。
【００５７】（７）第１項記載の方法であって、ここに
おいて、前記予め定められたコンデンサ・シャッフリン
グ手順が、第１のサンプリング周期において、第１の記
憶された選択に基づいて、前記シーケンス中で連続した
前記複数コンデンサの第１のサブグループを前記選ばれ
たサブグループとして選択し、前記第１サブグループを
帰還コンデンサとして使用する工程、第２の記憶された
選択に基づいて、第２のサブグループのコンデンサをＤ
ＡＳＣコンデンサとして選択する工程であって、前記第
２サブグループ中のコンデンサ数が前記第１サンプリン
グ周期に関する前記デジタル出力によって決定される工
程、前記第１の記憶された選択を、前記シーケンス中の
前記第１サブグループのコンデンサの最後に続く次のコ
ンデンサに更新する工程、前記第２の記憶された選択
を、前記シーケンス中の前記第２サブグループのコンデ
ンサの最後に続く次のコンデンサに更新する工程、およ
び後続のサンプリング周期において、前記第１の記憶さ
れた選択に基づいて、前記シーケンス中で連続した前記
複数コンデンサの第３のサブグループを前記選ばれたサ
ブグループとして選択し、前記第３サブグループを帰還
コンデンサとして使用する工程、前記第２の記憶された
選択に基づいて、第４サブグループのコンデンサをＤＡ
ＳＣコンデンサとして選択する工程であって、前記第４
サブグループ中のコンデンサ数が前記後続のサンプリン
グ周期に関する前記デジタル出力によって決定される工
程、前記第１の記憶された選択を、前記シーケンス中の
前記第３サブグループのコンデンサの最後に続く次のコ
ンデンサに更新する工程、および前記第２の記憶された
選択を、前記シーケンス中の前記第４サブグループのコ
ンデンサの最後に続く次のコンデンサに更新する工程、
を含んでいる方法。
おいて、前記予め定められたコンデンサ・シャッフリン
グ手順が、第１のサンプリング周期において、第１の記
憶された選択に基づいて、前記シーケンス中で連続した
前記複数コンデンサの第１のサブグループを前記選ばれ
たサブグループとして選択し、前記第１サブグループを
帰還コンデンサとして使用する工程、第２の記憶された
選択に基づいて、第２のサブグループのコンデンサをＤ
ＡＳＣコンデンサとして選択する工程であって、前記第
２サブグループ中のコンデンサ数が前記第１サンプリン
グ周期に関する前記デジタル出力によって決定される工
程、前記第１の記憶された選択を、前記シーケンス中の
前記第１サブグループのコンデンサの最後に続く次のコ
ンデンサに更新する工程、前記第２の記憶された選択
を、前記シーケンス中の前記第２サブグループのコンデ
ンサの最後に続く次のコンデンサに更新する工程、およ
び後続のサンプリング周期において、前記第１の記憶さ
れた選択に基づいて、前記シーケンス中で連続した前記
複数コンデンサの第３のサブグループを前記選ばれたサ
ブグループとして選択し、前記第３サブグループを帰還
コンデンサとして使用する工程、前記第２の記憶された
選択に基づいて、第４サブグループのコンデンサをＤＡ
ＳＣコンデンサとして選択する工程であって、前記第４
サブグループ中のコンデンサ数が前記後続のサンプリン
グ周期に関する前記デジタル出力によって決定される工
程、前記第１の記憶された選択を、前記シーケンス中の
前記第３サブグループのコンデンサの最後に続く次のコ
ンデンサに更新する工程、および前記第２の記憶された
選択を、前記シーケンス中の前記第４サブグループのコ
ンデンサの最後に続く次のコンデンサに更新する工程、
を含んでいる方法。
【００５８】（８）第７項記載の方法であって、ここに
おいて、任意のサンプリング周期においてコンデンサの
サブグループを選択する場合に、帰還コンデンサとして
使用するために選択されるコンデンサがＤＡＳＣコンデ
ンサとして使用するために選択されるコンデンサよりも
優先されるため、選択が衝突する場合に、帰還コンデン
サとして使用するために選ばれるコンデンサに続く前記
シーケンス中のコンデンサが、前記衝突を起こしたＤＡ
ＳＣコンデンサとして選ばれる方法。
おいて、任意のサンプリング周期においてコンデンサの
サブグループを選択する場合に、帰還コンデンサとして
使用するために選択されるコンデンサがＤＡＳＣコンデ
ンサとして使用するために選択されるコンデンサよりも
優先されるため、選択が衝突する場合に、帰還コンデン
サとして使用するために選ばれるコンデンサに続く前記
シーケンス中のコンデンサが、前記衝突を起こしたＤＡ
ＳＣコンデンサとして選ばれる方法。
【００５９】（９）第１項記載の方法であって、ここに
おいて、前記予め定められたコンデンサ・シャッフリン
グ手順が、前記複数コンデンサ中の各コンデンサを、循
環シーケンス中で唯一のものとして特定する工程、第１
のサンプリング周期において、前記第１サンプリング周
期に関する前記デジタル信号を使用して、前記第１サン
プリング周期に関する前記値を含む前記デジタル出力値
の第１グループに関連する第１の記憶された選択に基づ
いて、前記シーケンス中で連続した前記複数コンデンサ
の第１のサブグループを前記選ばれたサブグループとし
て選択し、前記第１サブグループを帰還コンデンサとし
て使用する工程、前記第１サンプリング周期に関する前
記デジタル信号を使用して、前記第１サンプリング周期
に関する前記値を含む前記デジタル出力値の前記第１グ
ループに関連する第２の記憶された選択に基づいて、第
２のサブグループのコンデンサをＤＡＳＣコンデンサと
しての前記残りのサブグループとして選択し、前記第２
サブグループのコンデンサをＤＡＳＣコンデンサとして
使用する工程であって、前記第２サブグループ中のコン
デンサ数が前記第１サンプリング周期に関する前記デジ
タル出力によって決定される工程、前記第１サンプリン
グ周期に関する前記デジタル出力値を含む前記デジタル
出力値の前記グループに関連する前記第１の記憶された
選択を、前記シーケンス中の前記第１サブグループのコ
ンデンサの最後に続く次のコンデンサに更新する工程、
および前記第１サンプリング周期に関する前記デジタル
出力値を含む前記デジタル出力値の前記グループに関連
する前記第２の記憶された選択を、前記シーケンス中の
前記第２サブグループのコンデンサの最後に続く次のコ
ンデンサに更新する工程、および後続のサンプリング周
期において、前記後続のサンプリング周期に関する前記
デジタル出力値を使用して、前記後続のサンプリング周
期に関する前記値を含む前記デジタル出力値の第２グル
ープに関連する第２の記憶された選択に基づいて、前記
シーケンス中で連続した前記複数コンデンサの第３のサ
ブグループを前記選ばれたサブグループとして選択し
て、前記第３サブグループを帰還コンデンサとして使用
する工程、前記後続のサンプリング周期に対する前記値
を含む前記デジタル出力値の前記第２グループに関連す
る第４の記憶された選択に基づいて、第４のサブグルー
プのコンデンサをＤＡＳＣコンデンサとしての前記残り
のサブグループとして選択して、前記第４サブグループ
のコンデンサをＤＡＳＣコンデンサとして使用する工程
であって、前記第４サブグループ中のコンデンサ数が前
記後続のサンプリング周期に関する前記デジタル出力に
よって決定される工程、前記後続のサンプリング周期に
関する前記デジタル出力値を含む前記デジタル出力値の
前記グループに関連する前記第３の記憶された選択を、
前記シーケンス中の前記第３サブグループのコンデンサ
の最後に続く次のコンデンサに更新する工程、および前
記後続のサンプリング周期に関する前記デジタル出力値
を含む前記デジタル出力値の前記グループに関連する前
記第４の記憶された選択を、前記シーケンス中の前記第
４サブグループのコンデンサの最後に続く次のコンデン
サに更新する工程、を含んでいる方法。
おいて、前記予め定められたコンデンサ・シャッフリン
グ手順が、前記複数コンデンサ中の各コンデンサを、循
環シーケンス中で唯一のものとして特定する工程、第１
のサンプリング周期において、前記第１サンプリング周
期に関する前記デジタル信号を使用して、前記第１サン
プリング周期に関する前記値を含む前記デジタル出力値
の第１グループに関連する第１の記憶された選択に基づ
いて、前記シーケンス中で連続した前記複数コンデンサ
の第１のサブグループを前記選ばれたサブグループとし
て選択し、前記第１サブグループを帰還コンデンサとし
て使用する工程、前記第１サンプリング周期に関する前
記デジタル信号を使用して、前記第１サンプリング周期
に関する前記値を含む前記デジタル出力値の前記第１グ
ループに関連する第２の記憶された選択に基づいて、第
２のサブグループのコンデンサをＤＡＳＣコンデンサと
しての前記残りのサブグループとして選択し、前記第２
サブグループのコンデンサをＤＡＳＣコンデンサとして
使用する工程であって、前記第２サブグループ中のコン
デンサ数が前記第１サンプリング周期に関する前記デジ
タル出力によって決定される工程、前記第１サンプリン
グ周期に関する前記デジタル出力値を含む前記デジタル
出力値の前記グループに関連する前記第１の記憶された
選択を、前記シーケンス中の前記第１サブグループのコ
ンデンサの最後に続く次のコンデンサに更新する工程、
および前記第１サンプリング周期に関する前記デジタル
出力値を含む前記デジタル出力値の前記グループに関連
する前記第２の記憶された選択を、前記シーケンス中の
前記第２サブグループのコンデンサの最後に続く次のコ
ンデンサに更新する工程、および後続のサンプリング周
期において、前記後続のサンプリング周期に関する前記
デジタル出力値を使用して、前記後続のサンプリング周
期に関する前記値を含む前記デジタル出力値の第２グル
ープに関連する第２の記憶された選択に基づいて、前記
シーケンス中で連続した前記複数コンデンサの第３のサ
ブグループを前記選ばれたサブグループとして選択し
て、前記第３サブグループを帰還コンデンサとして使用
する工程、前記後続のサンプリング周期に対する前記値
を含む前記デジタル出力値の前記第２グループに関連す
る第４の記憶された選択に基づいて、第４のサブグルー
プのコンデンサをＤＡＳＣコンデンサとしての前記残り
のサブグループとして選択して、前記第４サブグループ
のコンデンサをＤＡＳＣコンデンサとして使用する工程
であって、前記第４サブグループ中のコンデンサ数が前
記後続のサンプリング周期に関する前記デジタル出力に
よって決定される工程、前記後続のサンプリング周期に
関する前記デジタル出力値を含む前記デジタル出力値の
前記グループに関連する前記第３の記憶された選択を、
前記シーケンス中の前記第３サブグループのコンデンサ
の最後に続く次のコンデンサに更新する工程、および前
記後続のサンプリング周期に関する前記デジタル出力値
を含む前記デジタル出力値の前記グループに関連する前
記第４の記憶された選択を、前記シーケンス中の前記第
４サブグループのコンデンサの最後に続く次のコンデン
サに更新する工程、を含んでいる方法。
【００６０】（１０）第９項記載の方法であって、ここ
において、任意のサンプリング周期においてコンデンサ
のサブグループを選択する場合に、帰還コンデンサとし
て使用するために選択されるコンデンサがＤＡＳＣコン
デンサとして使用するために選択されるコンデンサより
も優先されるため、選択が衝突する場合に、帰還コンデ
ンサとして使用するために選ばれるコンデンサに続く前
記シーケンス中のコンデンサが、前記衝突を起こしたＤ
ＡＳＣコンデンサとして選ばれる方法。
において、任意のサンプリング周期においてコンデンサ
のサブグループを選択する場合に、帰還コンデンサとし
て使用するために選択されるコンデンサがＤＡＳＣコン
デンサとして使用するために選択されるコンデンサより
も優先されるため、選択が衝突する場合に、帰還コンデ
ンサとして使用するために選ばれるコンデンサに続く前
記シーケンス中のコンデンサが、前記衝突を起こしたＤ
ＡＳＣコンデンサとして選ばれる方法。
【００６１】（１１）多段アナログ・デジタル変換器
（“ＡＤＣ”）の１つの段で、サンプリング周期毎にコ
ンデンサをシャッフルする方法であって、ここでＡＤＣ
段は各サンプリング周期において第１のアナログ電圧レ
ベルを有する入力を受信し、各サンプリング周期につい
て予め定められたデジタル精度で前記第１のアナログ電
圧レベルに対応する第２の電圧レベルを表すデジタル出
力を供給するようになっており、同時に、前記第１のア
ナログ電圧レベルと、前記デジタル出力に対応する第２
のアナログ電圧レベルとの間の差分を表すアナログ出力
を供給するようになっている。ＡＤＣ段には、サンプリ
ング・フェーズで電荷を蓄積し、増幅フェーズでは増幅
器と共同して前記第２アナログ電圧レベルと前記第１ア
ナログ電圧レベルとの差分を表す電圧を有する出力信号
を供給するために利用可能な複数個のコンデンサが含ま
れている。本方法は次のような工程を含む。まず、サン
プリング・フェーズの間に、複数のコンデンサに対して
前記入力が供給され、前記サンプリング周期の第１の時
点で前記第１アナログ電圧レベルを取り込み、保持する
ようになっている。次に、前記複数個のコンデンサの選
ばれたサブグループを帰還コンデンサとして使用し、前
記複数コンデンサの残りうちの１つのサブグループをデ
ジタル・アナログ・サブ変換器（“ＤＡＳＣ”）として
増幅器と共同して使用するようになっている。この選ば
れたサブグループおよび残りのサブグループは隣接する
サンプリング周期で異なる組合せとなる。コンデンサの
この選択は予め定められたコンデンサのシャッフリング
手順に従って実行される。この手順は、コンデンサ不整
合に付随する結果の高調波歪を、予め定められたスペク
トル帯の外側に位置するスペクトル振幅のピークを持つ
雑音に変換するように適応している。
（“ＡＤＣ”）の１つの段で、サンプリング周期毎にコ
ンデンサをシャッフルする方法であって、ここでＡＤＣ
段は各サンプリング周期において第１のアナログ電圧レ
ベルを有する入力を受信し、各サンプリング周期につい
て予め定められたデジタル精度で前記第１のアナログ電
圧レベルに対応する第２の電圧レベルを表すデジタル出
力を供給するようになっており、同時に、前記第１のア
ナログ電圧レベルと、前記デジタル出力に対応する第２
のアナログ電圧レベルとの間の差分を表すアナログ出力
を供給するようになっている。ＡＤＣ段には、サンプリ
ング・フェーズで電荷を蓄積し、増幅フェーズでは増幅
器と共同して前記第２アナログ電圧レベルと前記第１ア
ナログ電圧レベルとの差分を表す電圧を有する出力信号
を供給するために利用可能な複数個のコンデンサが含ま
れている。本方法は次のような工程を含む。まず、サン
プリング・フェーズの間に、複数のコンデンサに対して
前記入力が供給され、前記サンプリング周期の第１の時
点で前記第１アナログ電圧レベルを取り込み、保持する
ようになっている。次に、前記複数個のコンデンサの選
ばれたサブグループを帰還コンデンサとして使用し、前
記複数コンデンサの残りうちの１つのサブグループをデ
ジタル・アナログ・サブ変換器（“ＤＡＳＣ”）として
増幅器と共同して使用するようになっている。この選ば
れたサブグループおよび残りのサブグループは隣接する
サンプリング周期で異なる組合せとなる。コンデンサの
この選択は予め定められたコンデンサのシャッフリング
手順に従って実行される。この手順は、コンデンサ不整
合に付随する結果の高調波歪を、予め定められたスペク
トル帯の外側に位置するスペクトル振幅のピークを持つ
雑音に変換するように適応している。
【図１】従来技術のアナログ・デジタル変換器のブロッ
ク図。
ク図。
【図２】第１フェーズの構成にある従来技術のサンプル
・ホールド増幅器の関係部分の回路図。
・ホールド増幅器の関係部分の回路図。
【図３】第２フェーズ構成にある従来技術のサンプル・
ホールド増幅器の関係部分の回路図。
ホールド増幅器の関係部分の回路図。
【図４】Ａは、２個のコンデンサを有するサンプル・ホ
ールド増幅器の第１構成に関する、段当り１．５ビット
のパイプライン方式Ａ／Ｄ変換器の伝達曲線を示すグラ
フ。Ｂは、２個のコンデンサを有するサンプル・ホール
ド増幅器の第２構成に関する、段当り１．５ビットのパ
イプライン方式Ａ／Ｄ変換器の伝達曲線を示すグラフ。
ールド増幅器の第１構成に関する、段当り１．５ビット
のパイプライン方式Ａ／Ｄ変換器の伝達曲線を示すグラ
フ。Ｂは、２個のコンデンサを有するサンプル・ホール
ド増幅器の第２構成に関する、段当り１．５ビットのパ
イプライン方式Ａ／Ｄ変換器の伝達曲線を示すグラフ。
【図５】第１構成にある、本発明の好適な実施の形態に
従うサンプル・ホールド増幅器の回路図。
従うサンプル・ホールド増幅器の回路図。
【図６】第２構成にある、本発明の好適な実施の形態に
従うサンプル・ホールド増幅器の回路図。
従うサンプル・ホールド増幅器の回路図。
【図７】本発明の第１の好適な実施の形態を実現する構
成のブロック図。
成のブロック図。
【図８】本発明の第２の好適な実施の形態を実現する構
成のブロック図。
成のブロック図。
【図９】本発明の第３の好適な実施の形態を実現する構
成のブロック図。
成のブロック図。
【図１０】本発明の第４の好適な実施の形態を実現する
構成のブロック図。
構成のブロック図。
【図１１】本発明の第５の好適な実施の形態を実現する
構成のブロック図。
構成のブロック図。
【図１２】本発明の第６の好適な実施の形態を実現する
構成のブロック図。
構成のブロック図。
【図１３】本発明の第７の好適な実施の形態を実現する
構成のブロック図。
構成のブロック図。
【図１４】本発明の第８の好適な実施の形態を実現する
構成のブロック図。
構成のブロック図。
【図１５】本発明の第９の好適な実施の形態を実現する
構成のブロック図。
構成のブロック図。
１０ ＡＤＣ １２，１４，１６，１８，２０ 段 ３２ サンプル・ホールド増幅器（ＳＨＡ） ３６ アナログ・デジタル・サブ変換器（ＡＤＳＣ） ３８ 加算ユニット ４０ デジタル入力ライン ４２ デジタル・アナログ・サブ変換器（ＤＡＳＣ） ４４ 出力 ４８ ２m増幅器 ５０ 差動増幅器 ５４ 入力ライン ５５ 比較器 ５７ 出力 ６２，６４ 伝達曲線 ６０ 理想的な伝達曲線 ７０ 差動増幅器 ７４ 入力ライン １００ レジスタ １０２ レジスタ組 １０４ 要素スタック １１０ 要素スタック １１２ レジスタ １２０ レジスタ組 １２２ 要素スタック １３０ レジスタ組 １４８ レジスタ １５６ レジスタ １６６ レジスタ組 １７４ ＤＡＣコンデンサ・ポインタ １７６ 帰還コンデンサ・ポインタ
Claims (1)
- 【請求項１】 多段アナログ・デジタル変換器（“ＡＤ
Ｃ”）の１つの段で、サンプリング周期毎にコンデンサ
をシャッフルする方法であって、前記ＡＤＣ段は各サン
プリング周期において第１のアナログ電圧レベルを有す
る入力を受信し、また各サンプリング周期について予め
定められたデジタル精度で前記第１のアナログ電圧レベ
ルに対応する第２の電圧レベルを表すデジタル出力を供
給し、前記第１のアナログ電圧レベルと前記デジタル出
力に対応する第２のアナログ電圧レベルとの間の差分を
表すアナログ出力を供給するようにし、前記ＡＤＣ段
は、サンプリング・フェーズの間に電荷を蓄積し、増幅
フェーズの間増幅器と共同して前記第２アナログ電圧レ
ベルと前記第１アナログ電圧レベルとの差分を表す電圧
を有する出力信号を供給するために利用可能な複数個の
コンデンサを有し、前記方法が、 サンプリング・フェーズの間に、前記複数コンデンサに
対して前記入力を供給し、前記サンプリング・フェーズ
中の第１の時点で前記第１アナログ電圧レベルを取り込
み、保持する工程と、 コンデンサ不整合に付随して生ずる高調波歪を予め定め
られたスペクトル帯の外側にあるスペクトル振幅のピー
クを有する雑音へ変換するように適応した予め定められ
たコンデンサ・シャッフリング手順に従って、前記複数
個のコンデンサの選ばれた１つのサブグループを帰還コ
ンデンサとして、また前記複数コンデンサの残りのうち
の１つのサブグループを、前記増幅器と共同してデジタ
ル・アナログ・サブ変換器（“ＤＡＳＣ”）コンデンサ
として使用し、前記選ばれたサブグループおよび残りの
サブグループが隣接するサンプリング周期で異なるよう
に組合せる工程と、を備えた方法。
Applications Claiming Priority (2)
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|---|---|---|---|
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| US392138 | 1999-09-08 |
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| Publication Number | Publication Date |
|---|---|
| JP2001102926A true JP2001102926A (ja) | 2001-04-13 |
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ID=23549396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000271419A Abandoned JP2001102926A (ja) | 1999-09-08 | 2000-09-07 | アナログ・デジタル変換器の動的要素不整合ノイズ・シェイピング法 |
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| EP (1) | EP1083661A3 (ja) |
| JP (1) | JP2001102926A (ja) |
| KR (1) | KR100730277B1 (ja) |
| TW (1) | TW494641B (ja) |
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| CN1166063C (zh) * | 1999-10-27 | 2004-09-08 | 皇家菲利浦电子有限公司 | 数模转换器 |
| US6734818B2 (en) * | 2000-02-22 | 2004-05-11 | The Regents Of The University Of California | Digital cancellation of D/A converter noise in pipelined A/D converters |
| US6346898B1 (en) * | 2000-08-07 | 2002-02-12 | Audio Logic, Inc. | Multilevel analog to digital data converter having dynamic element matching in a reference data path |
| IT1320694B1 (it) * | 2000-10-06 | 2003-12-10 | St Microelectronics Srl | Metodo di equalizzazione dinamica degli elementi di un convertitoredigitale/analogico multibit integrato con uscita bilanciata per |
| US6600440B1 (en) | 2001-08-15 | 2003-07-29 | National Semiconductor Corporation | Capacitor mismatch independent gain stage for pipeline analog to digital converters |
| US6617992B2 (en) | 2001-08-15 | 2003-09-09 | National Semiconductor Corporation | Capacitor mismatch independent gain stage for differential pipeline analog to digital converters |
| KR100500440B1 (ko) * | 2002-10-15 | 2005-07-12 | 삼성전자주식회사 | 파이프라인 구조를 갖는 다단 ａ/ｄ 컨버터 및 그것을설계하기 위한 코딩 방법 |
| US7193548B2 (en) * | 2004-01-30 | 2007-03-20 | Hrl Laboratories, Llc | Switching arrangement and DAC mismatch shaper using the same |
| US7187310B2 (en) * | 2005-03-04 | 2007-03-06 | Kamal El-Sankary | Circuit calibration using voltage injection |
| TWI304686B (en) * | 2006-01-06 | 2008-12-21 | Realtek Semiconductor Corp | Pipeline analog-to-digital converter capable of sharing comparators |
| US10003348B2 (en) * | 2016-09-08 | 2018-06-19 | Mediatek Inc. | Analog-to-digital converter with noise shaping |
| CN114050828B (zh) * | 2022-01-07 | 2022-04-12 | 武汉杰开科技有限公司 | 一种数模转换器、数模转换器的失配校准方法及芯片 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5404142A (en) | 1993-08-05 | 1995-04-04 | Analog Devices, Incorporated | Data-directed scrambler for multi-bit noise shaping D/A converters |
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-
1999
- 1999-09-08 US US09/392,138 patent/US6211805B1/en not_active Expired - Lifetime
-
2000
- 2000-09-06 EP EP00119317A patent/EP1083661A3/en not_active Withdrawn
- 2000-09-07 JP JP2000271419A patent/JP2001102926A/ja not_active Abandoned
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