JPS58225724A - アナログ・デイジタル変換器 - Google Patents
アナログ・デイジタル変換器Info
- Publication number
- JPS58225724A JPS58225724A JP10834882A JP10834882A JPS58225724A JP S58225724 A JPS58225724 A JP S58225724A JP 10834882 A JP10834882 A JP 10834882A JP 10834882 A JP10834882 A JP 10834882A JP S58225724 A JPS58225724 A JP S58225724A
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- JP
- Japan
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- analog
- conversion
- sample
- signal
- switching
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はアナログ・ディジタル変換器、特に直並列形ア
ナログ・ディジタル変換器に関する。
ナログ・ディジタル変換器に関する。
従来の直並列形アナログ・ディジタル変換器は、第１図
に示すように２つのアナログ・ディジタル変換器１及び
２（以下、ＡＤＣと略す）、ディジタル・アナログ変換
器３（以下、ＤＡＣと略す）、サンプルホールド回路５
（以下、Ｓ／Ｈと略す）、遅延回路６などから成る。ア
ナログ入力信号１００はＳ／Ｈ５でサンプルホールドさ
れ、ＡＤＣｌで上位のピットがＡＤ変換される。ＡＤＣ
ｌの出力はレジスタ７１にラッテされ、ＤＡＣ３により
、上位ピットに相当するアナログ値に変換され、遅延回
路６によりＡＤＣｌ、レジスタ７１およびＤＤＡＣ３に
要した時間だけ遅れたアナログ入力信号との差が引き算
回路４により得られる。この値をＡＤＣ２により残りの
下位ピットとしてＡＤ変換し、ＡＤＣｌの出力とＡ Ｂ
Ｃ２の出力とのディジタル的な和をとり、これをＳ
／ Ｈ５でサンプル・ホールドされたアナログ入力信号
に対応するディジタル信号として出力するものである。
に示すように２つのアナログ・ディジタル変換器１及び
２（以下、ＡＤＣと略す）、ディジタル・アナログ変換
器３（以下、ＤＡＣと略す）、サンプルホールド回路５
（以下、Ｓ／Ｈと略す）、遅延回路６などから成る。ア
ナログ入力信号１００はＳ／Ｈ５でサンプルホールドさ
れ、ＡＤＣｌで上位のピットがＡＤ変換される。ＡＤＣ
ｌの出力はレジスタ７１にラッテされ、ＤＡＣ３により
、上位ピットに相当するアナログ値に変換され、遅延回
路６によりＡＤＣｌ、レジスタ７１およびＤＤＡＣ３に
要した時間だけ遅れたアナログ入力信号との差が引き算
回路４により得られる。この値をＡＤＣ２により残りの
下位ピットとしてＡＤ変換し、ＡＤＣｌの出力とＡ Ｂ
Ｃ２の出力とのディジタル的な和をとり、これをＳ
／ Ｈ５でサンプル・ホールドされたアナログ入力信号
に対応するディジタル信号として出力するものである。
なお、図において、７２はＡＤＣ２によって下位ビット
がＡＤ変換されるまで上位ピットのＡＤ変換値（ＡＤＣ
Ｉの出力）をラッチしておくレジスタであり、７３は下
位ビットのＡＤ変換値（ＡＤＣ２の出力）をラッチして
おくレジスタである。この方式では後段のＡＩ）０２が
変換を始めたとき、前段のＡＤＣｌが次のサンプル値を
ＡＤ変換し始めるいわゆる進行波型となるため変換速度
は高速化できるが、アナログ入力信号を遅延回路６によ
り遅延させて１）ＡＣ３の出力とタイミングを合わせる
必要がある。このアナログ入力信号の遅延には、通常、
同軸ケーブルの遅延線や、ＬＣフィルタなどを使うが、
大き々駆動電力が要ること、遅延線を通るとき信号が歪
み、終端による波形歪が問題であること、遅延時間の調
整が困難であることなどの欠点があった。
がＡＤ変換されるまで上位ピットのＡＤ変換値（ＡＤＣ
Ｉの出力）をラッチしておくレジスタであり、７３は下
位ビットのＡＤ変換値（ＡＤＣ２の出力）をラッチして
おくレジスタである。この方式では後段のＡＩ）０２が
変換を始めたとき、前段のＡＤＣｌが次のサンプル値を
ＡＤ変換し始めるいわゆる進行波型となるため変換速度
は高速化できるが、アナログ入力信号を遅延回路６によ
り遅延させて１）ＡＣ３の出力とタイミングを合わせる
必要がある。このアナログ入力信号の遅延には、通常、
同軸ケーブルの遅延線や、ＬＣフィルタなどを使うが、
大き々駆動電力が要ること、遅延線を通るとき信号が歪
み、終端による波形歪が問題であること、遅延時間の調
整が困難であることなどの欠点があった。
本発明の目的は、このような欠点をもつ遅延回路を用い
ずに、高速で安定なアナログ・ディジタル変換器を提供
することにある。
ずに、高速で安定なアナログ・ディジタル変換器を提供
することにある。
本発明はＳ／Ｉ−１′１ｒ：複数個用い、それらの出力
をアナログスイッチを用いて時分割的に切り換えて、前
段および後段のＡＤＣの入力とすることにより、遅延回
路を用いない直並列形ＡＤＣを実現するものである。
をアナログスイッチを用いて時分割的に切り換えて、前
段および後段のＡＤＣの入力とすることにより、遅延回
路を用いない直並列形ＡＤＣを実現するものである。
以下、本発明を実施例により詳細に説明する。
第２図に第１の実施例を示し、第３図にそのタイムチャ
ートを示す。まず、Ｓ／Ｈ５１は制御信号φｉｌｌによ
り論理″′１″′でサンプルモードとなり、アナログ入
力信号１００をサンプルし、論理″′０″で保持する。
ートを示す。まず、Ｓ／Ｈ５１は制御信号φｉｌｌによ
り論理″′１″′でサンプルモードとなり、アナログ入
力信号１００をサンプルし、論理″′０″で保持する。
このときアナログスイッチ（以下、ＡＳＷと略す）８１
１は制御信号φ１１により論理″１”で閉となり、Ａ８
Ｗ８１２は制御信号φ８！によシ論理″０”で開となる
。したがってＡＤＣｌにはＳ／Ｈ５１の出力が接続され
、その値について上位ピットのＡＤ変換が行なわれる。
１は制御信号φ１１により論理″１”で閉となり、Ａ８
Ｗ８１２は制御信号φ８！によシ論理″０”で開となる
。したがってＡＤＣｌにはＳ／Ｈ５１の出力が接続され
、その値について上位ピットのＡＤ変換が行なわれる。
ＡＤ変換後、レジスタ７１にラッチされたデジタル値が
ＤＡＣ３によ、９ＤＡ変換されるが、このときにＳ／Ｈ
５２はφＨ２によりアナログ入力信号をサンプルし、保
持する。これと共にＡＳＷ８１１゜８１２はφ８１．
＄ｓｌにより開閉が逆となり、ＡＤＣＩの入力が８／Ｈ
５２に接続され、ＡＤＣｌは次のアナログ信号をＡＤ変
換し始める。一方、ＡＳＷ８２１，８２２は制御信号φ
ａ２＋ φ１１２によりＳ／Ｈ５１の出力が引き算４ａ
４の入力に接続され、ＤＡＣ３の出力との差が求められ
る。この差信号は後段のＡＤＣ２に入力し、下位ビット
のＡＤ変換が行なわれ、最初Ｓ／Ｈ５１によりサンプル
されたアナログ人力値のＡＤ変換が全ビットについて完
了する。その後、ＡＳＷ８２１ 、８２２は制御信号φ
＠２． ａｓ２によ如開閉が逆となり、引き算器４はＳ
／Ｈ５２に接続され、Ｓ／Ｈ５２に保持された入力信号
の上位ビットのＡＤ変換、ラッチ、ＤＡ変換された値と
の差が引き算器４で求めら江ることになる。このように
、各Ｓ／Ｈは前段のＡＤＣｌにより上位ビットのＡＤ変
換を開始してから後段のＡＩ）Ｃ２による下位ビットの
ＡＤ変換が終了するまでアナログ入力値を保持しておく
必要がある。また、Ｓ／Ｈ５１，５２は各々、位相をず
らせてサンプルとホールドを行なっているため、ＤＡＣ
３、引き算器４、およびＡＤＣ２が動作している間に、
ＡＤＣｌは次のアナログ入力信号の上位ビットのＡＤ変
換を行なう進行波形の動作を行なわせることが可能であ
り、高速のＡＤ変換ができるものである。なお第２図に
おいて、７２はＡＩ）Ｃ２によって下位ビットがＡＤ変
換されるまで上位ビットのＡＤ変換値をラッチしておく
レジスタであり、７３は下位ヒラ）（７）ＡＤ変換値を
ラッチしておくレジスタである。また第３図において、
ＬＥＩ、ＬＥ２、およびＬＥ３は、それぞれレジスタ７
１．７２及び７３のラッチ制御信号であり、第３図では
論理″１”から０”へ変わるところでラッチされるもの
としている。
ＤＡＣ３によ、９ＤＡ変換されるが、このときにＳ／Ｈ
５２はφＨ２によりアナログ入力信号をサンプルし、保
持する。これと共にＡＳＷ８１１゜８１２はφ８１．
＄ｓｌにより開閉が逆となり、ＡＤＣＩの入力が８／Ｈ
５２に接続され、ＡＤＣｌは次のアナログ信号をＡＤ変
換し始める。一方、ＡＳＷ８２１，８２２は制御信号φ
ａ２＋ φ１１２によりＳ／Ｈ５１の出力が引き算４ａ
４の入力に接続され、ＤＡＣ３の出力との差が求められ
る。この差信号は後段のＡＤＣ２に入力し、下位ビット
のＡＤ変換が行なわれ、最初Ｓ／Ｈ５１によりサンプル
されたアナログ人力値のＡＤ変換が全ビットについて完
了する。その後、ＡＳＷ８２１ 、８２２は制御信号φ
＠２． ａｓ２によ如開閉が逆となり、引き算器４はＳ
／Ｈ５２に接続され、Ｓ／Ｈ５２に保持された入力信号
の上位ビットのＡＤ変換、ラッチ、ＤＡ変換された値と
の差が引き算器４で求めら江ることになる。このように
、各Ｓ／Ｈは前段のＡＤＣｌにより上位ビットのＡＤ変
換を開始してから後段のＡＩ）Ｃ２による下位ビットの
ＡＤ変換が終了するまでアナログ入力値を保持しておく
必要がある。また、Ｓ／Ｈ５１，５２は各々、位相をず
らせてサンプルとホールドを行なっているため、ＤＡＣ
３、引き算器４、およびＡＤＣ２が動作している間に、
ＡＤＣｌは次のアナログ入力信号の上位ビットのＡＤ変
換を行なう進行波形の動作を行なわせることが可能であ
り、高速のＡＤ変換ができるものである。なお第２図に
おいて、７２はＡＩ）Ｃ２によって下位ビットがＡＤ変
換されるまで上位ビットのＡＤ変換値をラッチしておく
レジスタであり、７３は下位ヒラ）（７）ＡＤ変換値を
ラッチしておくレジスタである。また第３図において、
ＬＥＩ、ＬＥ２、およびＬＥ３は、それぞれレジスタ７
１．７２及び７３のラッチ制御信号であり、第３図では
論理″１”から０”へ変わるところでラッチされるもの
としている。
さらに第３図では、ＡＤＣの変換の状態を示すＡＤＣ１
１ＡＤＣ２については論理１′１ｎでＡＤ変換が行なわ
れている状態を示した。
１ＡＤＣ２については論理１′１ｎでＡＤ変換が行なわ
れている状態を示した。
上記第１の実施例では２個のサンプルホールド回路を用
いる例を示したが、サンプルホールド回路を３１固用い
ても同様の動作を行なわせることができる。その実施例
を第４図に、またそのタイムチャートを第５図に示す。
いる例を示したが、サンプルホールド回路を３１固用い
ても同様の動作を行なわせることができる。その実施例
を第４図に、またそのタイムチャートを第５図に示す。
Ｓ／Ｈは第１の実施例の場合と同様に制御信号の論理＋
１”でサンプルモードとなり、ＡＳＷは制御信号の論理
Ｎ ＩＩＩで閉となるものとしている。まずＳ／Ｉ−（
５１が制御信号φ１１によりサンプルからホールドモー
ドになるとＡＳＷ８１１が制御信号φａｌｌ にょシ閉
となり、ＡＤＣｌにＳ／Ｈ５１の出力が接続され、ＡＤ
ＣｌはＳ／Ｈ５１に保持されたアナログ入力信号をＡＤ
変換する。このとき、Ｓ／Ｈ５２は制御信号φＨ２によ
りサンプルモードとなっており、次のアナログ入力信号
をサンプルしている。シ旧５１に保持されたアナログ入
力信号の上位ビットのＡＤ変換が終了するとＡＳＷが切
り換わ如、ＡＳＷ８１２が制御信号φ８．２により閉と
なり、ＡＤＣＩにはＳ／Ｈ５２の出力が接続され、Ａ、
ＤＣｌは８／Ｈ５２に保持された次のサンプル値につい
て上位ビットのＡＤ変換を開始する。このとき、最初に
ＡＤ変換された値はレジスタ７１にラッチされておシ、
上位ビットについてＩ）Ａ変換がＤＡＣ３により行なわ
れ、ＡＳＷ８２１により接続されているＳ／Ｈ５１に保
持されている値との差が引き算器４により求められ、さ
らにＡＤＣ２により下位ビットのＡＤ変換が行なわれる
。このように第１の実施例と同様に進行波形の動作によ
り高速のＡＩ）変換が可能となる。ここで第１の実施例
と異なるところは、Ｓ／Ｈが３個あるため、サンプリン
グ時間を第１の実施例に比べてさらに長く取ることがで
きることである。これは、精度、速度を維持する上で困
難が伴なうサンプルホールドの回路設計上、大きな利点
となる。
１”でサンプルモードとなり、ＡＳＷは制御信号の論理
Ｎ ＩＩＩで閉となるものとしている。まずＳ／Ｉ−（
５１が制御信号φ１１によりサンプルからホールドモー
ドになるとＡＳＷ８１１が制御信号φａｌｌ にょシ閉
となり、ＡＤＣｌにＳ／Ｈ５１の出力が接続され、ＡＤ
ＣｌはＳ／Ｈ５１に保持されたアナログ入力信号をＡＤ
変換する。このとき、Ｓ／Ｈ５２は制御信号φＨ２によ
りサンプルモードとなっており、次のアナログ入力信号
をサンプルしている。シ旧５１に保持されたアナログ入
力信号の上位ビットのＡＤ変換が終了するとＡＳＷが切
り換わ如、ＡＳＷ８１２が制御信号φ８．２により閉と
なり、ＡＤＣＩにはＳ／Ｈ５２の出力が接続され、Ａ、
ＤＣｌは８／Ｈ５２に保持された次のサンプル値につい
て上位ビットのＡＤ変換を開始する。このとき、最初に
ＡＤ変換された値はレジスタ７１にラッチされておシ、
上位ビットについてＩ）Ａ変換がＤＡＣ３により行なわ
れ、ＡＳＷ８２１により接続されているＳ／Ｈ５１に保
持されている値との差が引き算器４により求められ、さ
らにＡＤＣ２により下位ビットのＡＤ変換が行なわれる
。このように第１の実施例と同様に進行波形の動作によ
り高速のＡＩ）変換が可能となる。ここで第１の実施例
と異なるところは、Ｓ／Ｈが３個あるため、サンプリン
グ時間を第１の実施例に比べてさらに長く取ることがで
きることである。これは、精度、速度を維持する上で困
難が伴なうサンプルホールドの回路設計上、大きな利点
となる。
ここでは、Ｓ／Ｈ回路が３個の場合について述べたが、
それ以上の場合についても同様の動作を行なわせ得るこ
とは明らかである。
それ以上の場合についても同様の動作を行なわせ得るこ
とは明らかである。
上記２つの実施例は前段、後段との２段の夏で構成した
例であるが、さらに多段に構成した場（９） 合にも同様にサンプルホールド回路とアナログスイッチ
との組合せにより直並列ＡＤ変換器を実現できる。その
−例として３段で構成した例を第６図に示し、そのタイ
ムチャートを第７図に示す。
例であるが、さらに多段に構成した場（９） 合にも同様にサンプルホールド回路とアナログスイッチ
との組合せにより直並列ＡＤ変換器を実現できる。その
−例として３段で構成した例を第６図に示し、そのタイ
ムチャートを第７図に示す。
５１〜５３はＳ／Ｈ，８１１〜８１３，８２１〜８２３
．８３１〜８３３はＡＳＷである。動作は上記第１．第
２の実施例と同様であるが、まずＳ／Ｈ５１でサンプル
され、ホールドされた入力信号は、ＡＳＷ８１１が閉と
なることによりＡＩ）Ｃ１ｌに接続され、上位ビットの
ＡＤ変換が行なわれる。その埴はレジスタ７１にラッチ
され、ＤＡＣ３１でＤＡ変換され、ＡＳＷ８２１が閉と
することにより、引き算器４１で入力１６号との差が取
られる。このＤＡ＆換が行なわれている間に、ＡＳＷ８
１ ｉは開、ＡＳＷ８１２は閉となり、ＡＤＣＩＩはＳ
／Ｈ５２でサンプル、ホールドされた次の入力信号をＡ
Ｄ変換する。一方引き算器４１で得られた差信号は第２
のＡＤＣｌ２により中位のビットに対応するＡＤ変換を
行ない、そのデジタル出力はレジスタ７３にラッチされ
る。２（１０） つのＡＤＣＩＩとＡＤＣｌ ２で得られたデジタル値は
第２のＩ）ＡＣ３２にそれぞれのビットに対応して入力
され、上位および中位ビットのＡＤ変換結果に対するＤ
Ａ変換が行なわれる。そのＤＡＣ３２の出力とＳ／Ｈ５
１にホールドされている入力信号との差を引き算器４２
でと如、その差出力を第３のＡＤＣｌ３によ如下位ビッ
トのＡＤ変換を行なうものである。この間、第２のＡＤ
Ｃ１２は次の差出力についてＡＤ変換を行なっておシ、
このようにして順次ＡＤ変換結果がレジスタ７４゜７５
．７６を通して、進行波形として得られるものである。
．８３１〜８３３はＡＳＷである。動作は上記第１．第
２の実施例と同様であるが、まずＳ／Ｈ５１でサンプル
され、ホールドされた入力信号は、ＡＳＷ８１１が閉と
なることによりＡＩ）Ｃ１ｌに接続され、上位ビットの
ＡＤ変換が行なわれる。その埴はレジスタ７１にラッチ
され、ＤＡＣ３１でＤＡ変換され、ＡＳＷ８２１が閉と
することにより、引き算器４１で入力１６号との差が取
られる。このＤＡ＆換が行なわれている間に、ＡＳＷ８
１ ｉは開、ＡＳＷ８１２は閉となり、ＡＤＣＩＩはＳ
／Ｈ５２でサンプル、ホールドされた次の入力信号をＡ
Ｄ変換する。一方引き算器４１で得られた差信号は第２
のＡＤＣｌ２により中位のビットに対応するＡＤ変換を
行ない、そのデジタル出力はレジスタ７３にラッチされ
る。２（１０） つのＡＤＣＩＩとＡＤＣｌ ２で得られたデジタル値は
第２のＩ）ＡＣ３２にそれぞれのビットに対応して入力
され、上位および中位ビットのＡＤ変換結果に対するＤ
Ａ変換が行なわれる。そのＤＡＣ３２の出力とＳ／Ｈ５
１にホールドされている入力信号との差を引き算器４２
でと如、その差出力を第３のＡＤＣｌ３によ如下位ビッ
トのＡＤ変換を行なうものである。この間、第２のＡＤ
Ｃ１２は次の差出力についてＡＤ変換を行なっておシ、
このようにして順次ＡＤ変換結果がレジスタ７４゜７５
．７６を通して、進行波形として得られるものである。
第７図に示したタイムチャートでは、第１．第２の実施
例におけるそれと同じようにＳ／Ｈ制御信号φＨ１〜φ
１１３は論理″１”でサンプル状態を示し、ＡＳＷ制御
偏号φＳム１〜φＳム３゜φ■Ｉ〜φｓｍ３．φＢｃｌ
〜φｓｃ３は論理６１”で閉、０”で開を示しである。
例におけるそれと同じようにＳ／Ｈ制御信号φＨ１〜φ
１１３は論理″１”でサンプル状態を示し、ＡＳＷ制御
偏号φＳム１〜φＳム３゜φ■Ｉ〜φｓｍ３．φＢｃｌ
〜φｓｃ３は論理６１”で閉、０”で開を示しである。
また、ラッチ制御信号ＬＥ１〜Ｉ、Ｅ６、およびＡＤＣ
の変換の状態を示すＡＩ）Ｃ１１、ＡＩ）Ｃ１２，ＡＤ
Ｃ１３については第１．第２の実施例のそれらと同じよ
うに記しく１１） である。以上は３段の場合について述べたが、Ｓ／Ｈお
よびＡＳＷの数を増せば同様にしてさらに多段の構成も
可能である。
の変換の状態を示すＡＩ）Ｃ１１、ＡＩ）Ｃ１２，ＡＤ
Ｃ１３については第１．第２の実施例のそれらと同じよ
うに記しく１１） である。以上は３段の場合について述べたが、Ｓ／Ｈお
よびＡＳＷの数を増せば同様にしてさらに多段の構成も
可能である。
本発明によれば直並列形ＡＤ変換器を遅延回路を必要と
しないで実現できるため、遅延回路使用に伴なう大きな
駆動電力、調整の手間の軽減が図れ、信号の歪がなくな
ることから高精度ＡＤＣの実現が可能となる。さらに、
遅延回路は一般に同軸ケーブルやＬＣ回路などが用いら
れるが、これらはＬＣ化には向かない。本発明では、こ
れらを用いないことからＬＣ化にとってもその効果は大
きい。
しないで実現できるため、遅延回路使用に伴なう大きな
駆動電力、調整の手間の軽減が図れ、信号の歪がなくな
ることから高精度ＡＤＣの実現が可能となる。さらに、
遅延回路は一般に同軸ケーブルやＬＣ回路などが用いら
れるが、これらはＬＣ化には向かない。本発明では、こ
れらを用いないことからＬＣ化にとってもその効果は大
きい。
第１図は従来の直並列ＡＤ変換器を説明する図、第２図
は本発明の第１の実施例を挙す構成図、第３図は第２図
の実施例のタイムチャート、第４図は本発明の第２の実
施例を示す構成図、第５図は、１ 第４図の実施例のタイムチャート、第６図は本発明の第
３の実施例を示す構成図、第７図は第６図の実施例のタ
イムチャートである。 （１２） １．２，１１，１２．１３・・・ＡＤ変換器、３Ｉ３１
．３２・・・ＤＡ変換器、５，５１，５２．５３・・・
ザンプルホールド回路、８１１，８１２，８１３゜８２
１．８２２，８２３，８３１，８３２，８３３・・・ア
ナログスイッチ。 （１３） 第 １ 図 Ｙｌ ２ 口 Ｙ Ｊ 図 ｒ２ 予 ４− 図 ￥ ５２ Ｅ２ 第 ７ 口 ＬＥ５ − −ｍ
−」第１頁の続き ■出 願 人 日立電子株式会社 東京都千代田区神田須田町１丁 目２３番２号
は本発明の第１の実施例を挙す構成図、第３図は第２図
の実施例のタイムチャート、第４図は本発明の第２の実
施例を示す構成図、第５図は、１ 第４図の実施例のタイムチャート、第６図は本発明の第
３の実施例を示す構成図、第７図は第６図の実施例のタ
イムチャートである。 （１２） １．２，１１，１２．１３・・・ＡＤ変換器、３Ｉ３１
．３２・・・ＤＡ変換器、５，５１，５２．５３・・・
ザンプルホールド回路、８１１，８１２，８１３゜８２
１．８２２，８２３，８３１，８３２，８３３・・・ア
ナログスイッチ。 （１３） 第 １ 図 Ｙｌ ２ 口 Ｙ Ｊ 図 ｒ２ 予 ４− 図 ￥ ５２ Ｅ２ 第 ７ 口 ＬＥ５ − −ｍ
−」第１頁の続き ■出 願 人 日立電子株式会社 東京都千代田区神田須田町１丁 目２３番２号
Claims (1)
- 【特許請求の範囲】 １、アナログ入力信号をディジタル信号に変換する第１
のアナログ・ディジタル変換手段と、該第１のアナログ
・ディジタル変換手段の出力をアナログ信号に変換し、
該アナログ信号と上記アナログ入力信号との差を求める
演算手段と、該演算手段の出力をディジタル信号に変換
する第２のアナログ・ディジタル変換手段とを有するア
ナログ・ディジタル変換器において、上記アナログ入力
信号を順次サンプル・ホールドする複数のサンプル・ホ
ールド手段と、該複数のサンプル・ホールド手段のそれ
ぞれの出力を切換えて上記第１のアナログ・ディジタル
変換手段に順次接続する第１の切換手段と、該複数のサ
ンプル・ホールド手段のそれぞれの出力を上記演算手段
に順次接続する第２の切換手段とを有することを特徴と
するアナログ・ディジタル変換器。 ２、上記第１の切換手段は、一端を上記複数のサンプル
・ホールド手段の出力端にそれぞれ接続し、他端を共通
に上記第１のアナログ・ディジタル変換手段の入力端に
接続した複数の第１のスイッチング素子からなり、該複
数の第１のスイッチング素子に周期的制御信号を供給し
て、上記出力端の各々が上記入力端に順次に等時間隔接
続されるようにしたことを特徴とする特許請求の範囲第
１項記載のアナログ・ディジタル変換器。 ３、上記第２の切侠手段は、一端を上記複数のサンプル
・ホールド手段の出力端にそれぞれ接続し、他端を共通
に上記演算手段の１つの入力端に接続した複数の第２の
スイッチング素子からなり、該複数の第２のスイッチン
グ素子に上記制御信号と異なる位相を有する周期的制御
信号を供給して、上記出力端の各々が上記入力端に順次
に等時間隔接続されるようにしたことを特徴とする特許
請求の範囲第２項記載のアナログ・ディジタル変換器。 ４、上記第２のスイッチング素子に、該スイッチング素
子が上記サンプル・ホールド手段のサンプル開始と同期
して切換わるような制御信号を供給してなることを特徴
とする特許請求の範囲第３項記載のアナログ・ディジタ
ル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10834882A JPS58225724A (ja) | 1982-06-25 | 1982-06-25 | アナログ・デイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10834882A JPS58225724A (ja) | 1982-06-25 | 1982-06-25 | アナログ・デイジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58225724A true JPS58225724A (ja) | 1983-12-27 |
| JPH0354490B2 JPH0354490B2 (ja) | 1991-08-20 |
Family
ID=14482420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10834882A Granted JPS58225724A (ja) | 1982-06-25 | 1982-06-25 | アナログ・デイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58225724A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62285522A (ja) * | 1986-05-08 | 1987-12-11 | アールシーエー トムソン ライセンシング コーポレーシヨン | アナログ・ディジタル変換器 |
| JPH02257719A (ja) * | 1989-03-30 | 1990-10-18 | Canon Inc | アナログデジタル変換器 |
| JPH0418815A (ja) * | 1990-05-14 | 1992-01-23 | Nec Corp | 直並列型アナログ／デジタル変換器とその駆動方法 |
| JP2013538513A (ja) * | 2010-08-25 | 2013-10-10 | 日本テキサス・インスツルメンツ株式会社 | 電力及び面積効率のよいインターリーブされたａｄｃ |
-
1982
- 1982-06-25 JP JP10834882A patent/JPS58225724A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62285522A (ja) * | 1986-05-08 | 1987-12-11 | アールシーエー トムソン ライセンシング コーポレーシヨン | アナログ・ディジタル変換器 |
| JPH02257719A (ja) * | 1989-03-30 | 1990-10-18 | Canon Inc | アナログデジタル変換器 |
| JPH0418815A (ja) * | 1990-05-14 | 1992-01-23 | Nec Corp | 直並列型アナログ／デジタル変換器とその駆動方法 |
| JP2013538513A (ja) * | 2010-08-25 | 2013-10-10 | 日本テキサス・インスツルメンツ株式会社 | 電力及び面積効率のよいインターリーブされたａｄｃ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0354490B2 (ja) | 1991-08-20 |
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