JP2013538513A

JP2013538513A - 電力及び面積効率のよいインターリーブされたａｄｃ

Info

Publication number: JP2013538513A
Application number: JP2013525884A
Authority: JP
Inventors: ジェイブライトウィリアム; エフペインロバート
Original assignee: 日本テキサス・インスツルメンツ株式会社; テキサスインスツルメンツインコーポレイテッド
Priority date: 2010-08-25
Filing date: 2010-12-21
Publication date: 2013-10-10
Also published as: US20120050081A1; CN103053114B; WO2012026957A1; US8248289B2; CN103053114A

Abstract

パイプラインアナログ・デジタル・コンバータ（ＡＤＣ）は高周波数用途に通常用いられるが、高サンプリングレートでの動作は高電力消費又は厳しいタイミング制約となることが多い。ここで、低電力消費で緩和されたタイミング（これは高サンプリングレートを可能にする）を提供するＡＤＣが提供される。これは、「再利用」又は共有されるアナログ処理回路要素に関連してクロック信号のオーバーラップしない部分でサンプリングする多重化されたフロントエンドトラックアンドホールド（Ｔ／Ｈ）回路の利用を介して成される。並列トラックアンドホールド（Ｔ／Ｈ）回路（３０４、３０６）がアナログ入力信号（ＡＩＮ又は前の残余）を受け取り、クロッキング回路３０３により半分のクロックサイクル（ＣＬＫ／２）でクロックされてオーバーラップしない論理位相でサンプルリング／ホールドする。Ｔ／Ｈ回路（３０４、３０６）は夫々マルチプレクサ（３０８）を介してアナログ・デジタル・コンバータ（ＡＤＣ３１０）に及びデジタル・アナログ・コンバータ（ＤＡＣ３１２）、加算器（３１４）及び増幅器（３１６）に結合されて、デジタル出力回路（１０４）のためサンプリングされた信号を分解するアナログ処理を実行し、残余信号（ＲＯＵＴ）を生成する。

Description

本発明は、全般的にアナログ・デジタル・コンバータ（ＡＤＣ）に関し、更に特定して言えば、インターリーブされたＡＤＣに関連する。

高性能ＡＤＣは、典型的に、縮小するＣＭＯＳプロセス技術においてデジタル回路によって達成される「ムーアの法則」面積及び電力曲線に従わない。ＡＤＣのノイズ及び分解能仕様により、電力制約（より低いノイズがより高い電力を要する）及び面積限界（構成要素マッチング要件を超えるまで）が決まる。また、ＡＤＣのサンプリングレートが増大するにつれて、典型的なアーキテクチャは、タイミング制約に起因して、必要とされる性能を提供することができない。

図１Ａを参照すると、参照符号１００は全般的に従来のＡＤＣ１００を示す。ＡＤＣ１００は、概して、幾つかのステージ１０２−１〜１０２−Ｎ、ＡＤＣ１０６（これは、典型的にフラッシュＡＤＣである）、及びデジタル出力回路１０４を含む。ステージ１０２−１〜１０２−Ｎは、概して、シーケンス内で互いに直列に結合され、第１のステージ１０２−１はアナログ入力信号を受け取り、後続のステージ１０２−２〜１０２−Ｎの各々は、それぞれ、前のステージ１０２−１〜１０２−（Ｎ−１）から残余信号を受け取る。ＡＤＣ１０６は最後のステージ１０２−Ｎに結合される（その残余信号を受け取る）。ステージ１０２−１〜１０２−Ｎ、及びＡＤＣ１０６は、その入力信号（残余信号又はアナログ入力信号のいずれか）に基づいて、アナログ入力信号の一部を分解することができ、これはデジタル出力回路１０４に供給される。その後デジタル出力回路１０４は、デジタル出力信号ＤＯＵＴを生成するため、誤差補正又は他のデジタル処理を実行することができる。

ここで図１Ｂ及び図１Ｃに移ると、ステージ１０２−１〜１０２−Ｎをより詳細に見ることができる（これらは、簡潔にするため以降ではステージ１０２と称する）。ステージ１０２は、概して、トラックアンドホールド（Ｔ／Ｈ）回路１０８（即ち、Ｔ／Ｈ増幅器）、ＡＤＣ１１０、デジタル・アナログ・コンバータ（ＤＡＣ）１１２、加算器１１４、及び残余増幅器１１６を含む。オペレーションにおいて、Ｔ／Ｈ回路１１０は、クロック信号ＣＬＫの論理高状態の間トラック位相Ｔに、クロック信号ＣＬＫの論理低状態の間ホールド位相Ｈに入る。トラック位相Ｔの間、Ｔ／Ｈ回路は、そのアナログ入力信号ＳＩＮ（これは、アナログ入力信号ＡＩＮ又は前のステージからの残余信号のいずれかであり得る）をサンプリングする。ホールド位相Ｈの間、サンプリングされた信号がＡＤＣ１１０及び加算器１１４に供給される。ＡＤＣ１１０は、信号ＳＩＮの一部を分解し、分解されたビットをデジタル出力回路１０４及びＤＡＣ１１２に供給する。ＤＡＣ１１２は、分解されたビットをアナログ信号に変換し、これが加算器１１４に供給される。加算器１１４は、サンプリングされた信号とＤＡＣからのアナログ信号との間の差を判定し、これが増幅器１１６により増幅され、残余信号ＲＯＵＴとして出力される。

ＡＤＣ１００には幾つか欠点がある。特に、タイミングが性能を悪化させ得る。オペレーションにおいて、アナログ処理（ＡＤＣ１１０及びＤＡＣ１１２による量子化、加算器１１４による減算、及び増幅器１１６による増幅）は、非常に厳しい時間内、即ち、クロック信号ＣＬＫ（これは、サンプリングクロックとして動作する）の周期の２分の１内で生じる。ＡＤＣ１００は低ノイズシステムによく適しているが、それは、概して、アナログ処理のために充分な時間を提供するため低サンプリングレートに限定される。

図２Ａ〜図２Ｃに移ると、従来のＡＤＣ２００の別の例を見ることができる。ＡＤＣ２００は、ＡＤＣ１００と同じ全般的な機能性を有するが、パイプラインに違いがある。即ち、ステージ１０２−１〜１０２−Ｎが、ステージ２０２−１〜２０２−Ｎ及び入力増幅器２０４で置き換えられている。ステージ１０２（図１Ｂ）とステージ２０２−１〜２０２−Ｎ（以降では２０２）との違いは、Ｔ／Ｈ回路１０８と加算器１１４の間に付加的なＴ／Ｈ回路２０６が置かれている点である。Ｔ／Ｈ回路１０８及び２０６は、クロック信号ＣＬＫの反対の論理状態でトラック位相Ｔ及びホールド位相Ｈに入る。サンプリングされた信号は、クロック信号ＣＬＫの全周期の間保たれるため、この配置は緩和されたタイミングを提供するが、Ｔ／Ｈ回路２０６の付加はノイズ（即ち、Ｔ／Ｈ回路２０６毎に約３ｄＢ）を付加する。ノイズ劣化を補償するため、各Ｔ／Ｈ回路１０８及び２０６のための電力消費が倍になり、その結果、単一のＴ／Ｈシステムの４倍の電力消費となる。

従って、改善されたＡＤＣが求められている。

他の従来の回路の幾つかの例は下記文献に説明されている。
米国特許番号第３，０５９，２２８号米国特許番号第３，７３５，３９２号米国特許番号第３，８２０，１１２号米国特許番号第５，１８０，９３２号米国特許番号第５，３９１，９３６号

従って、本発明の例示の一実施例は或る装置を提供する。この装置は、アナログ入力信号を受け取る複数のトラックアンドホールド（Ｔ／Ｈ）回路、Ｔ／Ｈ回路の各々に結合されるマルチプレクサ、マルチプレクサに結合されるアナログ・デジタル・コンバータ（ＡＤＣ）、及びクロック信号を受け取り、Ｔ／Ｈ回路及びマルチプレクサの各々に結合されるクロッキング回路を含む。このクロッキング回路は、Ｔ／Ｈ回路のためのトラッキング位相が全般的にはオーバーラップしないようにＴ／Ｈ回路を制御する。このクロッキング回路は、各Ｔ／Ｈ回路とＡＤＣとの間の結合をマルチプレクサで制御する。

本発明の例示の一実施例に従って、この装置は、ＡＤＣに結合されるデジタル・アナログ・コンバータ（ＤＡＣ）、ＤＡＣ及びマルチプレクサの出力信号間の差を判定するようにＤＡＣ及びマルチプレクサに結合される加算器、及び加算器に結合される増幅器を更に含む。

本発明の例示の一実施例に従って、クロッキング回路はクロック分周器を更に含む。

本発明の例示の一実施例に従って或る装置が提供される。この装置は、シーケンス内で互いに直列に結合される複数のステージを含み、シーケンスの第１のステージがアナログ入力信号を受け取り、各ステージが残余信号を出力し、各ステージが、アナログ入力信号又は前のステージからの残余信号を受け取る複数のＴ／Ｈ回路と、Ｔ／Ｈ回路の各々に結合されるマルチプレクサと、マルチプレクサに結合される第１のＡＤＣとを含む。この装置は更に、クロック信号を受け取り、Ｔ／Ｈ回路及びマルチプレクサの各々に結合されるクロッキング回路であって、各ステージのためのＴ／Ｈ回路のためのトラッキング位相が全般的にはオーバーラップしないようにＴ／Ｈ回路を制御するクロッキング回路であって、各ステージのための各Ｔ／Ｈ回路と各第１のＡＤＣとの間の結合を各ステージのためのマルチプレクサで制御するクロッキング回路、その残余信号を受け取るようにシーケンスの最後のステージに結合される第２のＡＤＣ、及びデジタル出力信号を生成するように各ステージ及び第２のＡＤＣに結合されるデジタル出力回路を含む。

本発明の例示の一実施例に従って或る装置が提供される。この装置は、シーケンス内で互いに直列に結合される複数のステージを含み、シーケンスの第１のステージがアナログ入力信号を受け取り、各ステージが残余信号を出力し、各ステージが、アナログ入力信号又は前のステージからの残余信号を受け取る第１のＴ／Ｈ回路と、アナログ入力信号又は前のステージからの残余信号を受け取る第２のＴ／Ｈ回路と、第１及び第２のＴ／Ｈ回路に結合されるマルチプレクサと、マルチプレクサに結合される第１のＡＤＣとを含む。この装置は更に、クロック信号を受け取り、Ｔ／Ｈ回路及びマルチプレクサの各々に結合されるクロッキング回路であって、各ステージのためのＴ／Ｈ回路のためのトラッキング位相が全般的にはオーバーラップしないようにＴ／Ｈ回路を制御するクロッキング回路であって、各ステージのための各Ｔ／Ｈ回路と各第１のＡＤＣとの間の結合を各ステージのためのマルチプレクサで制御するクロッキング回路、その残余信号を受け取るようにシーケンスの最後のステージに結合される第２のＡＤＣ、及びデジタル出力信号を生成するように各ステージ及び第２のＡＤＣに結合されるデジタル出力回路を含む。

本発明の例示の一実施例に従って、各ステージが、第１のＡＤＣに結合されるＤＡＣ、ＤＡＣ及びマルチプレクサの出力信号間の差を判定するようにＤＡＣ及びマルチプレクサに結合される加算器、及び加算器に結合される増幅器を更に含む。

本発明の例示の一実施例に従って、クロック分周器が、２分の１の周波数で二分されたクロック信号を生成するように２分周クロック分周器である。

本発明の例示の一実施例に従って、各第１のＴ／Ｈ回路が、二分されたクロック信号が第１の論理状態にあるときそのトラック位相にあり、二分されたクロック信号が第２の論理状態にあるときそのホールド位相にあり、各第１のＴ／Ｈ回路が、二分されたクロック信号が第２の論理状態にあるときそのマルチプレクサを介してその第１のＡＤＣに結合される。

本発明の例示の一実施例に従って、各第２のＴ／Ｈ回路が、二分されたクロック信号が第１の論理状態にあるときそのホールド位相にあり、二分されたクロック信号が第２の論理状態にあるときそのトラック位相にあり、各第２のＴ／Ｈ回路が、二分されたクロック信号が第１の論理状態にあるときそのマルチプレクサを介してその第１のＡＤＣに結合される。

本発明の例示の一実施例に従って、第１の論理状態が論理高であり、第２の論理状態が論理低である。

本発明の特徴及び技術的な利点を大まかに概説してきたが、それはこれ以降に続く本発明の詳細な説明を理解しやすくするためである。本発明の特許請求の範囲の主題を形成する本発明の更なる特徴及び利点をこれ以降で説明する。開示される概念及び具体的な実施例は、本発明の目的と同じものを実行するために別の構造を修正又は設計する基盤として、容易に利用可能であることは当業者には認められてしかるべきである。また、そのような等価の構造は、添付の特許請求の範囲に記載された本発明の趣旨及び範囲から逸脱するものではないことは当業者には認められて当然である。

例示の実施例を添付の図面を参照して説明する。

図１Ａは従来のＡＤＣの一例のための回路図である。図１Ｂは従来のＡＤＣの一例のための回路図である。

図１Ｃは、図１Ａ及び図１ＢのＡＤＣのためのタイミング図である。

図２Ａは従来のＡＤＣの一例のための回路図である。図２Ｂは従来のＡＤＣの一例のための回路図である。

図２Ｃは、図２Ａ及び図２ＢのＡＤＣのためのタイミング図である。

図３Ａは、本発明の例示の一実施例に従ったＡＤＣの一例のための回路図である。図３Ｂは、本発明の例示の一実施例に従ったＡＤＣの一例のための回路図である。

図３Ｃは、図３Ａ及び図３ＢのＡＤＣのためのタイミング図である。

図３Ａにおいて、本発明の例示の一実施例に従ってＡＤＣ３００が提供される。ＡＤＣ３００は、ＡＤＣ１００と同じ全般的な機能性を有するが、パイプラインに違いがある。すなわち、ステージ１０２−１〜１０２−Ｎが、ステージ３０２−１〜３０２−Ｎ及びクロッキング回路３０３で置き換えられている。

図３Ｂ及び図３Ｃを見ると、ステージ３０２−１〜２０３−Ｎ（以降では３０２）をより詳細に見ることができる。オペレーションにおいて、Ｔ／Ｈ回路３０４及び３０６は、アナログ入力信号（アナログ入力信号ＡＩＮ又は前のステージからの残余信号のいずれか）を受け取るように結合される。これらのＴ／Ｈ回路３０４及び３０６は互いに並列に配置されるため、Ｔ／Ｈ回路３０４及び３０６は、クロック信号の全般的にはオーバーラップしていない論理ステージ又は位相でサンプリングするようにタイミングが合わされ得る。好ましくは、クロッキング回路３０３は、概して、二分されたクロック信号ＣＬＫ／２を生成するようにクロック分周器（即ち、２分周クロック分周器）を含む。この二分されたクロック信号ＣＬＫ／２は、Ｔ／Ｈ回路３０４及び３０６に供給され得、Ｔ／Ｈ回路３０４及び３０６は、二分されたクロック信号ＣＬＫ／２の反対の論理レベルでトラック位相Ｔ及びホールド位相Ｈに入る。また、二分されたクロック信号ＣＬＫ／２は、選択信号として動作するようにマルチプレクサ３０８に供給され得、そのため、Ｔ／Ｈ回路３０４及び３０６がそれらのそれぞれのホールド位相Ｈにあるとき、Ｔ／Ｈ回路３０４及び３０６がそれぞれマルチプレクサ３０８を介してＡＤＣ３１０に結合されるようにする。ＡＤＣ３１０、ＤＡＣ３１２、加算器３１４、及び増幅器３１６はその後、サンプリングされた信号をデジタル出力回路１０４のために分解するように、及び残余信号ＲＯＵＴを生成するように、アナログ処理を実行することができる。

実際には、ＡＤＣ３００の構成は、２ウェイの（例えば）インターリーブされたＡＤＣとして動作し、これは幾つかの利点の実現につながる。Ｔ／Ｈ回路３０４及び３０６をサンプリングレート（即ち、クロック信号ＣＬＫにより設定される）の２分の１でインターリーブすることにより、（ＡＤＣ１００及び２００に比べて）緩和されたタイミングと低電力消費の両方を達成できる。また、ＡＤＣ３１０、ＤＡＣ３１２、加算器３１４、及び増幅器３１６は、共有又は「再利用」されるため、ＡＤＣ３１０、ＤＡＣ３１２、加算器３１４、及び増幅器３１６は、インターリーブされていない設計の場合のように時間の一部（即ち、時間の２分の１）の間アイドルのままであるのではなく、フルに用いられ得る。また、ＡＤＣ３１０、ＤＡＣ３１２、加算器３１４、及び増幅器３１６の再利用のため、用いられる面積の量が低減され得る。

例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明した１つ又はそれ以上の特徴又は工程の異なる組み合わせを有する実施例も、本明細書に包含されることも意図している。当業者であれば、他の多くの実施例及び変形も特許請求の範囲に包含されることが理解されるであろう。

Claims

装置であって、
アナログ入力信号を受け取る複数のトラックアンドホールド（Ｔ／Ｈ）回路、
前記トラックアンドホールド回路の各々に結合されるマルチプレクサ、
前記マルチプレクサに結合されるアナログ・デジタル・コンバータ（ＡＤＣ）、及び
クロック信号を受け取り、前記トラックアンドホールド回路及び前記マルチプレクサの各々に結合されるクロッキング回路であって、前記クロッキング回路が、前記トラックアンドホールド回路のためのトラッキング位相が全般的にはオーバーラップしないように前記トラックアンドホールド回路を制御し、前記クロッキング回路が、各トラックアンドホールド回路と前記ＡＤＣ間の結合を前記マルチプレクサで制御する、前記クロッキング回路、
を含む、装置。
請求項１に記載の装置であって、前記装置が、
前記アナログ・デジタル・コンバータに結合されるデジタル・アナログ・コンバータ（ＤＡＣ）、
前記デジタル・アナログ・コンバータ及び前記マルチプレクサの出力信号間の差を判定するように前記デジタル・アナログ・コンバータ及び前記マルチプレクサに結合される加算器、及び
前記加算器に結合される増幅器、
を更に含む、装置。
請求項２に記載の装置であって、前記クロッキング回路がクロック分周器を更に含む、装置。
装置であって、
シーケンス内で互いに直列に結合される複数のステージであって、前記シーケンスの第１のステージがアナログ入力信号を受け取り、各ステージが残余信号を出力し、
各ステージが、
前記アナログ入力信号又は前のステージからの前記残余信号を受け取る複数のトラックアンドホールド（Ｔ／Ｈ）回路と、
前記トラックアンドホールド回路の各々に結合されるマルチプレクサと、
前記マルチプレクサに結合される第１のアナログ・デジタル・コンバータ（ＡＤＣ）と、
を含む、前記複数のステージ、
クロック信号を受け取り、前記トラックアンドホールド回路及び前記マルチプレクサの各々に結合されるクロッキング回路であって、前記クロッキング回路が、各ステージのための前記トラックアンドホールド回路のためのトラッキング位相が全般的にはオーバーラップしないように前記トラックアンドホールド回路を制御し、前記クロッキング回路が、各ステージのための各トラックアンドホールド回路と各第１のアナログ・デジタル・コンバータとの間の結合を各ステージのための前記マルチプレクサで制御する、前記クロッキング回路、
その残余信号を受け取るように前記シーケンスの最後のステージに結合される第２のアナログ・デジタル・コンバータ、及び
デジタル出力信号を生成するように前記各ステージ及び前記第２のアナログ・デジタル・コンバータに結合されるデジタル出力回路、
を含む、装置。
請求項４に記載の装置であって、各ステージが、
前記第１のアナログ・デジタル・コンバータに結合されるデジタル・アナログ・コンバータ（ＤＡＣ）、
前記デジタル・アナログ・コンバータ及び前記マルチプレクサの出力信号間の差を判定するように前記デジタル・アナログ・コンバータ及び前記マルチプレクサに結合される加算器、及び
前記加算器に結合される増幅器、
を更に含む、装置。
請求項５に記載の装置であって、前記クロッキング回路がクロック分周器を更に含む、装置。
装置であって、
シーケンス内で互いに直列に結合される複数のステージであって、前記シーケンスの第１のステージがアナログ入力信号を受け取り、各ステージが残余信号を出力し、
各ステージが、
前記アナログ入力信号又は前のステージからの前記残余信号を受け取る第１のトラックアンドホールド（Ｔ／Ｈ）回路と、
前記アナログ入力信号又は前記前のステージからの前記残余信号を受け取る第２のトラックアンドホールド回路と、
前記第１及び第２のトラックアンドホールド回路に結合されるマルチプレクサと、
前記マルチプレクサに結合される第１のアナログ・デジタル・コンバータ（ＡＤＣ）と、
を含む、前記複数のステージ、
クロック信号を受け取り、前記トラックアンドホールド回路及び前記マルチプレクサの各々に結合されるクロッキング回路であって、前記クロッキング回路が、各ステージのための前記トラックアンドホールド回路のためのトラッキング位相が全般的にはオーバーラップしないように前記トラックアンドホールド回路を制御し、前記クロッキング回路が、各ステージのための各トラックアンドホールド回路と各第１のアナログ・デジタル・コンバータとの間の結合を各ステージのための前記マルチプレクサで制御する、前記クロッキング回路、
その残余信号を受け取るように前記シーケンスの最後のステージに結合される第２のアナログ・デジタル・コンバータ、及び
デジタル出力信号を生成するように前記各ステージ及び前記第２のアナログ・デジタル・コンバータに結合されるデジタル出力回路、
を含む、装置。
請求項７に記載の装置であって、各ステージが、
前記第１のアナログ・デジタル・コンバータに結合されるデジタル・アナログ・コンバータ（ＤＡＣ）、
前記デジタル・アナログ・コンバータ及び前記マルチプレクサの出力信号間の差を判定するように前記デジタル・アナログ・コンバータ及び前記マルチプレクサに結合される加算器、及び
前記加算器に結合される増幅器、
を更に含む、装置。
請求項８に記載の装置であって、前記クロッキング回路がクロック分周器を更に含む、装置。
請求項９に記載の装置であって、前記クロック分周器が、二分されたクロック信号を生成するように２分周クロック分周器である、装置。
請求項１０に記載の装置であって、
各第１のトラックアンドホールド回路が、前記二分されたクロック信号が第１の論理状態にあるときそのトラック位相にあり、前記二分されたクロック信号が第２の論理状態にあるときそのホールド位相にあり、
各第１のトラックアンドホールド回路が、前記二分されたクロック信号が前記第２の論理状態にあるとき、そのマルチプレクサを介してその第１のアナログ・デジタル・コンバータに結合される、
装置。
請求項１１に記載の装置であって、
各第２のトラックアンドホールド回路が、前記二分されたクロック信号が前記第１の論理状態にあるときそのホールド位相にあり、前記二分されたクロック信号が前記第２の論理状態にあるときそのトラック位相にあり、
各第２のトラックアンドホールド回路が、前記二分されたクロック信号が前記第１の論理状態にあるとき、そのマルチプレクサを介してその第１のアナログ・デジタル・コンバータに結合される、
装置。
請求項１２に記載の装置であって、前記第１の論理状態が論理高であり、前記第２の論理状態が論理低である、装置。