JP2008545339A - ピンポンアーキテクチャを備えたアナログデジタル変換器 - Google Patents

Abstract

本発明は、受信信号の同相（Ｉ）成分と直角位相（Ｑ）成分との間の不整合を実質上低減する無線通信システムで使用する受信機を提供する。この受信機は、ＩおよびＱ成分間でアナログデジタル変換器（ＡＤＣ）を共有または「ピンポン動作」することによってこのことを達成する。ＩおよびＱ成分間で単一のパイプライン化ＡＤＣを共有することによって、ＩおよびＱ両方の成分がパイプライン化ＡＤＣ内の同じ回路によって処理されるので、Ｉ−Ｑ不整合の多くの主要な原因が除去される。パイプライン化ＡＤＣは他の回路構成要素の約２倍の速度で動作する。その結果、性能に有害な影響を与えるＩ−Ｑ不整合を実質上低減することができる。同時に、ＩおよびＱ成分を並列信号経路で処理するために通常使用される追加のＡＤＣを除去することによって、システムの複雑さ、コスト、および電力消費量が低減される。

Description

本発明は、無線通信システムで使用するアナログデジタル変換器（ＡＤＣ）に関する。

現代の無線周波数（ＲＦ）通信システムは、デジタルベースバンド信号によって搬送波周波数を変調する先進的な信号変調技術を利用している。こうした技術は、例えば、位相シフトキーイング（ＰＳＫ）、２相位相シフトキーイング（ＢＰＳＫ）、４相位相シフトキーイング（ＱＰＳＫ）、周波数シフトキーイング（ＦＳＫ）および最小シフトキーイング（ＭＳＫ）を含む。アナログ変調技術ではなくデジタル変調技術を使用することは、システム性能の改善、低いコスト、高い信頼性、能力の増大およびセキュリティの向上につながる。しかし、こうした改善は、特に無線送受信機の設計におけるシステムの複雑さの増大という犠牲を伴っている。

デジタル変調技術を使用してデータを送信すると、その後受信データをデジタル領域で復調する必要が生じる。このため、マルチパス干渉、符号間干渉、フェージング、等といった実地での多くの不完全性が存在する場合に、高度なデジタル信号処理（ＤＳＰ）技術を使用してデータ受信を改善することが可能になる。

データ受信の際、着信ＲＦ信号はアンテナで受信され、増幅され、低い周波数に変換され、フィルタリングされた後さらに処理し最終的に復調するためにアナログ領域からデジタル領域に変換される。受信経路は、ベースバンド周波数への周波数変換の際２つの並列経路に分割される。このステップは通常、直角位相ダウンコンバートとして実行され、その結果着信受信データの同相（一般にチャネルＩと呼ぶ）および直角位相（一般にチャネルＱと呼ぶ）両方の成分を生じる。チャネルＩおよびＱはその後、２つの並列の、良好に整合された信号経路で同時に処理される。２つの並列の、良好に整合された信号経路で信号を処理することによって、２つのチャネルをデジタル領域で再結合する時に周波数変換またはダウンミキシングの望ましくない副産物を実質上打ち消すことができる。しかし、この打ち消しスキームの効果は、Ｉ−Ｑ不整合とも呼ばれる、２つの並列信号経路ＩおよびＱでの利得および位相の不整合の量によって根本的に制限されている。

例えば、ヘテロダイン、ホモダイン、またはイメージ阻止といった受信機のアーキテクチャに応じて、Ｉ−Ｑ不整合はシステムの性能に実質上影響することがある。許容可能なＩ−Ｑ不整合の量はアーキテクチャによって変化する。通常、イメージ阻止およびホモダインシステムは、ヘテロダインシステムより影響を受けやすい。何れにしても、Ｉ−Ｑ不整合は、チャネルをデジタル領域で再結合する時のイメージ周波数の不完全な打ち消しにつながる。イメージ周波数の打ち消しが不完全な場合、望ましい周波数帯での信号対雑音比（ＳＮＲ）が劣化し、受信機の性能は最適に及ばないものとなる。

チャネルＩおよびＱ間の不整合の原因は多数である。例えば、局部発振器の利得および位相の不整合は不整合条件の一因となる。さらに、２つの並列信号経路の各段は総合的な不整合の一因となる。不整合の原因の中には静的なものもあるが、時間と共に変化し得るものもあり、不整合の追跡および補償はさらに困難になっている。一例として、基準電圧の不整合が動作温度の関数として変化するＡＤＣによって発生する不整合を補償するのは特に困難なことがある。

一般に、本発明は、無線通信システムで使用する受信機に向けられている。この受信機は、受信信号の同相（Ｉ）成分と直角位相（Ｑ）成分との間の不整合を実質上低減または除去する。これは、アナログＩおよびＱ成分間でアナログデジタル変換器（ＡＤＣ）を共有または「ピンポン動作（ｐｉｎｇ−ｐｏｎｇｉｎｇ）」することによって達成される。ＩおよびＱ成分間で単一のパイプライン化ＡＤＣを共有することによって、ＩおよびＱ両方の成分はパイプライン化ＡＤＣ内の同じ回路によって処理されるので、Ｉ−Ｑ不整合の多くの主要な原因が除去される。その結果、性能に有害な影響を与え得る、ＩおよびＱ成分間のＩ−Ｑ不整合を実質上低減することができる。同時に、受信機は、別個のＡＤＣを使用してＩおよびＱ成分を処理するのではなく、単一のＡＤＣを使用してＩおよびＱ成分を処理するので、システムの複雑さおよびコストも低減される。

例えば、受信機は、デジタル信号処理および復調のため受信信号をアナログ領域からデジタル領域に変換するデータ変換器を含む。データ変換器は、それぞれチャネルＩおよびＱを同時にサンプリングする第１および第２のサンプルアンドホールド（Ｓ／Ｈ）回路、ＩおよびＱ両方の成分を処理する共通のパイプライン化ＡＤＣ、および所与の時間にＳ／Ｈ回路の出力の１つを共通のＡＤＣに印加するマルチプレクサを含む。ＩおよびＱ成分間の共通のＡＤＣのピンポン動作は、マルチプレクサの動作によって達成する。受信機は単一のＡＤＣを使用してＩおよびＱ成分を処理するので、共通のＡＤＣは、Ｓ／Ｈ回路およびマルチプレクサの約２倍の動作速度で動作する。しかし、共通のパイプライン化ＡＤＣ内の同じ回路を使用してＩおよびＱ成分を処理するので、Ｉ−Ｑ不整合が実質上低減され、５０パーセントの面積の低減が達成されることがある。不整合をさらに低減するため、Ｓ／Ｈ回路は回路ブロック上で互いに隣接して配置してもよい。クロック経路はローカルで整合するだけでよく２つの独立したＡＤＣ間のクロックスキューを制御する必要がないため、クロックルーティングを簡素化することもできる。この方法で、本発明は、システムの性能を向上させ、その一方でシステムの複雑さ、コスト、電力消費量、およびダイ面積を低減する。

また、本発明は、４重ピンポンスキームおよび、８重ピンポンスキーム、１２重ピンポンスキーム、等といった、さらに高次のピンポンスキームに拡張してもよい。実施形態によっては、ピンポンスキームの上流に、Ｓ／Ｈ回路における不整合の影響を除去するスイッチネットワークを含んでもよい。４重ピンポンスキームに関しては、スイッチネットワークは、Ｓ／Ｈ回路がサンプリングする入力信号を交替させてもよい。スイッチネットワークは、ランダム制御シーケンスに従って入力信号を交替させてもよい。この場合、個別の信号ストリームを分離する出力デマルチプレクサにも同じランダムシーケンスを適用する。

追加の実施形態では、並列信号経路を使用して受信信号の最上位ビット（ＭＳＢ）を計算してもよく、単一のパイプラインに多重化することによって最下位ビット（ＬＳＢ）を計算してもよい。この場合、ＭＳＢを計算するのと同時に、アナログＩおよびＱ成分をそれぞれ第１および第２のＡＤＣに印加してもよい。第１および第２のＡＤＣの出力を多重化し、ＬＳＢを計算する共通のＡＤＣに入力してもよい。その結果、受信機の要求に応じて、パイプライン化ＡＤＣに沿ったマルチプレクサを実現することができる。

本開示を通じて、無線受信機に関連して本発明を説明するが、本発明は一般に、並列データ経路をデジタル化する良好に整合されたサンプリングＡＤＣを必要とする任意の受信機用途に適用可能である。結合または多重化が可能なチャネルの数は、共有のパイプライン化ＡＤＣのクロック可能な速度によってのみ制限される。

１つの実施形態では、本発明は、信号を受信するステップと、信号をアナログ同相（Ｉ）成分およびアナログ直角位相（Ｑ）成分に変換するステップと、アナログＩおよびＱ成分を共通のアナログデジタル変換器（ＡＤＣ）に印加するステップとを備える方法に向けられる。

別の実施形態では、本発明は、信号を受信する受信機と、信号をアナログ同相（Ｉ）およびアナログ直角位相（Ｑ）成分に変換するダウンコンバータと、アナログＩ成分をデジタルＩ成分に変換しアナログＱ成分をデジタルＱ成分に変換する共通のアナログデジタル変換器（ＡＤＣ）とを備える通信装置に向けられる。

別の実施形態では、本発明は、第１の信号を受信するステップと、第２の信号を受信するステップと、第１の信号を第１のアナログ同相（Ｉ）成分およびアナログ直角位相（Ｑ）成分に変換するステップと、第２の信号を第２のアナログ同相（Ｉ）成分およびアナログ直角位相（Ｑ）成分に変換するステップと、第１のアナログＩおよびＱ成分ならびに第２のアナログＩおよびＱ成分を共通のアナログデジタル変換器（ＡＤＣ）に印加するステップとを備える方法に向けられる。

別の実施形態では、本発明は、第１の信号および第２の信号を受信する受信機と、第１の信号を第１のアナログ同相（Ｉ）成分およびアナログ直角位相（Ｑ）成分に変換し第２の信号を第２のアナログ同相（Ｉ）成分およびアナログ直角位相（Ｑ）成分に変換するダウンコンバータと、第１および第２のアナログＩ成分を対応する第１および第２のデジタルＩ成分に変換し第１および第２のアナログＱ成分を対応する第１および第２のデジタルＱ成分に変換する共通のアナログデジタル変換器（ＡＤＣ）とを備える装置に向けられる。

本発明は１つまたはそれより多い利点を提供することができる。例えば、並列の信号各々のための独立したＡＤＣを含む受信機と異なって、本発明は、並列の信号のための共通のＡＤＣを含む受信機を提供する。２重ピンポンスキームに関しては、アナログＩ成分およびアナログＱ成分を多重化して共通のパイプライン化ＡＤＣに入力する。従って、パイプライン構成要素に何らかの不整合があってもそれはＩおよびＱ成分に共通なので、静的および経時変化的な不整合の影響を含む主要な不整合の影響の多くは実質上除去される。Ｉ−Ｑ不整合をさらに最小化するため、２つのＳ／Ｈ回路を回路ブロック上で互いに隣接して配置してもよい。

さらに、追加のＡＤＣおよび関連する外部構成要素が除去されるため、受信機は面積を約５０パーセント節約することができる。したがって、受信機は約３０〜５０パーセントの電力消費量の低減を達成することができる。さらに、クロック経路はローカルで整合するだけでよく独立したＡＤＣ間のクロックスキューを制御する必要がないため、クロックルーティングを簡素化することができる。

また、受信機は、前段の利得およびフィルタ段におけるＩ−Ｑ不整合を訂正する精度を向上し訂正範囲を縮小した閉ループ較正技術を含んでもよい。さらに詳しく言うと、共通のＡＤＣが生成するデジタルＩおよびＱ成分の整合が向上しているため、閉ループ較正技術は精度を改善し訂正範囲を縮小することができる。

本発明の１つまたはそれより多い実施形態の詳細を添付の図面および以下の説明に記載する。本発明の他の特徴、目的、および利点は説明、図面、および請求項から明らかになるだろう。

一般に、本発明は、無線通信システムで使用する受信機に向けられている。この受信機は、受信無線信号の同相（Ｉ）成分と直角位相（Ｑ）成分との間の不整合を実質上低減または除去する。これは、アナログＩおよびＱ成分間でアナログデジタル変換器（ＡＤＣ）を共有または「ピンポン動作」することによって達成される。ＩおよびＱ成分間で単一のパイプライン化ＡＤＣを共有することによって、ＩおよびＱ成分をパイプライン化ＡＤＣ内の同じ回路によって処理し、それによってＩ−Ｑ不整合の多くの主要な原因を除去する。その結果、性能に有害な影響を与え得る、ＩおよびＱ成分間のＩ−Ｑ不整合を実質上低減することができる。同時に、受信機は、別個のＡＤＣを使用してＩおよびＱ成分を処理するのではなく、単一のＡＤＣを使用してＩおよびＱ成分を処理するので、システムの複雑さおよびコストも低減される。

アナログＩおよびＱ成分を、２つの並列信号経路を使用するデジタルＩおよびＱ成分に変換するために別個のＡＤＣを使用する通常の受信機と対照的に、本開示は、アナログＩ成分をデジタルＩ成分に変換しアナログＱ成分をデジタルＱ成分に変換する共通のＡＤＣを含む受信機を記載する。ＩおよびＱ両方の成分が共通のＡＤＣ内の同じ回路によって処理されるので、ＩおよびＱ成分が経験する不完全性および非理想性は同じになる。その結果、一般的なＡＤＣが生成するデジタルＩおよびＱ成分間の不整合を実質上低減または除去することができる。

動作の際、無線信号は、アンテナで受信され、増幅され、低い周波数に変換され、フィルタリングされ、デジタル領域に変換されてさらに処理および復調される。受信無線信号が低い周波数に変換またはダウンコンバートされる時、受信経路は２つの並列経路に分割される。特に、信号を受信信号のＩ成分およびＱ成分に変換する直角位相ダウンコンバートを使用して信号をダウンコンバートしてもよい。

例えば、受信機は、信号処理および復調のため受信信号をアナログ領域からデジタル領域に変換するデータ変換器を含む。データ変換器は、第１および第２のサンプルアンドホールド（Ｓ／Ｈ）回路、マルチプレクサ、ならびに共通のＡＤＣを含む。第１および第２のＳ／Ｈ回路はそれぞれサンプル信号ＩおよびＱを同時にサンプリングするものであって、Ｓ／Ｈ回路間の不整合を低減するため回路ブロック上で互いに隣接して配置してもよい。マルチプレクサは、所与の時間に、すなわち時間インタリーブベースで、Ｓ／Ｈ回路の出力の１つを共通のＡＤＣに印加する。この方法で、ＩおよびＱ成分間の共通のＡＤＣのピンポン動作を、マルチプレクサの動作によって達成する。共通のＡＤＣは、各々同じ動作を実行する複数の同一の段を含むパイプライン化ＡＤＣを備えている。パイプライン化ＡＤＣはＩおよびＱ成分を処理するので、パイプライン化ＡＤＣは、Ｓ／Ｈ回路およびマルチプレクサの約２倍の動作速度で動作する。しかし、共通のＡＤＣ内の同じ回路を使用してＩおよびＱ成分を処理するためＩ−Ｑ不整合が実質上低減され、通常の受信機が使用する追加のＡＤＣおよびその追加のＡＤＣに関連する外部構成要素が除去されるため約５０パーセントの面積の低減が達成されることがある。

Ｉ−Ｑ不整合の実質上の低減に加えて、本発明はクロックルーティングを簡素化することもできる。すなわち、クロック経路はローカルで整合するだけでよく２つの独立したＡＤＣ間のクロックスキューを制御する必要がないため、クロックルーティングを簡素化することができる。また、追加のＡＤＣおよび関連する外部構成要素が除去されるため、アナログ電力消費量の約３０〜５０パーセントの低減を達成することもできる。この方法で、本発明は、システムの性能を向上させ、その一方でシステムの複雑さ、コスト、電力消費量、およびダイ面積を低減する。

また、本発明は、４重ピンポンスキームおよびさらに高次のピンポンスキームに拡張してもよい。４重ピンポンスキームに関しては、本発明は、４つの独立した並列のＡＤＣを含む受信機と比較して、約７５パーセントの面積の節約を提供し得る。また、本発明は、８重ピンポンスキーム、１２重ピンポンスキーム、等といった、さらに高次のピンポンスキームに拡張してもよい。

実施形態によっては、ピンポンスキームの上流に、Ｓ／Ｈ回路における不整合による不整合の影響を除去するスイッチネットワークを含んでもよい。４重ピンポンスキームに関しては、スイッチネットワークは、Ｓ／Ｈ回路がサンプリングする入力信号を交替させてもよい。スイッチネットワークは、ランダム制御シーケンスに従って入力信号を交替させてもよい。この場合、個別の信号ストリームを分離する出力デマルチプレクサにも同じランダムシーケンスを適用する。

追加の実施形態では、並列信号経路を使用して受信信号の最上位ビット（ＭＳＢ）を計算してもよく、単一のパイプラインに多重化することによって、最下位ビット（ＬＳＢ）を計算してもよい。この場合、ＭＳＢを計算するのと同時に、アナログＩおよびＱ成分をそれぞれ第１および第２のＡＤＣに印加してもよい。第１および第２の出力を多重化し、ＬＳＢを計算する共通のＡＤＣに入力してもよい。その結果、受信機の要求に応じて、パイプライン化ＡＤＣに沿ったマルチプレクサを実現することができる。

本開示を通じて、無線受信機に関連して本発明を説明するが、本発明は一般に、並列データ経路をデジタル化する良好に整合されたサンプリングＡＤＣを必要とする任意の用途に適用可能である。結合または多重化が可能なチャネルの数は、共有のパイプライン化ＡＤＣのクロック可能な速度によってのみ制限される。

図１は、受信無線信号の同相（Ｉ）成分と直角位相（Ｑ）成分との間の不整合を実質上低減または除去する無線通信システム１０を例示するブロック図である。不整合の低減は、２つの並列信号経路間でアナログデジタル変換器（ＡＤＣ）を共有または「ピンポン動作」することによって達成する。本発明は一般に、並列データ経路をデジタル化する良好に整合されたサンプリングＡＤＣを必要とする任意の用途に適用可能であるが、本開示を通じて、無線通信システムおよび、特に、無線通信システムで使用する受信機への本発明の適用を説明する。

システム１０は、無線通信チャネル４を通じて受信機６と通信する送信機２を含む。送信機２は、デジタルベースバンド信号によって搬送波周波数を変調する先進的な信号変調技術を利用してもよい。送信機２は、例えば、位相シフトキーイング（ＰＳＫ）、２相位相シフトキーイング（ＢＰＳＫ）、４相位相シフトキーイング（ＱＰＳＫ）、周波数シフトキーイング（ＦＳＫ）、最小シフトキーイング（ＭＳＫ）、および他の変調技術を利用してもよい。アナログ変調技術に対してデジタル変調技術を使用することは、システム性能の改善、低コスト、高い信頼性、能力の増大およびセキュリティの向上につながる。しかし、こうした改善は、特に、送受信機の設計におけるシステムの複雑さの増大という犠牲を伴っている。何れにしても、送信機２はチャネル４上で無線信号を送信するが、これは信号のマルチパス干渉、符号間干渉、フェージング、および他の不完全性および非理想性を誘発することがある。

受信機６は、デジタル変調した無線信号を受信し、チャネル４からの影響を抑制するデジタル信号処理を実行し受信信号をデジタル領域で復調するため受信アナログ信号をデジタル信号に変換し、受信信号をデジタル領域で復調する。受信機６は、アンテナ（図示せず）、増幅器１２、局部発振器１４、フィルタ１６、データ変換器１８、デジタル信号プロセッサ（ＤＳＰ）２０、および復調器２２を含む。無線信号はアンテナ（図示せず）で受信され、増幅器１２によって増幅され、局部発振器１４によって受信信号より低い周波数に変換され、低い周波数への周波数変換によって発生するイメージ周波数および他の高調波を除去するためフィルタ１６によってフィルタリングされ、データ変換器１８によってアナログ領域からデジタル領域に変換されて、それぞれＤＳＰ２０および復調器２２によってデジタル信号処理および復調される。

さらに詳しく言うと、増幅器１２は、受信信号を増幅してチャネル４での信号損失を補償する。局部発振器１４は増幅器１２の出力を受信信号の周波数より低い周波数に変換またはダウンコンバートする。例えば、局部発振器１４は、一定の中間周波数またはベースバンド周波数に同調した直角位相同調可能発振器を備えてもよい。従って、周波数変換、すなわち直角位相ダウンコンバートの際、受信信号は、受信無線信号のＩ成分およびＱ成分という、２つの並列経路に分割される。

ＩおよびＱ成分間の利得および位相の不整合の量をＩ−Ｑ不整合と呼ぶ。Ｉ−Ｑ不整合はシステム１０および、特に、受信機６の性能に有害な影響を与える。Ｉ−Ｑ不整合の影響は一般に、例えば、ヘテロダイン、ホモダイン、またはイメージ阻止といった、受信機の構造に依存する。受信機６は、ヘテロダイン、ホモダイン、またはイメージ阻止受信機として実現してもよい。通常、イメージ阻止およびホモダインシステムはヘテロダインシステムより影響を受けやすい。何れにしても、Ｉ−Ｑ不整合は、チャネルＩおよびチャネルＱをデジタル領域で再結合する時のイメージ周波数の不完全な打ち消しにつながる。イメージ周波数の打ち消しが不完全な場合、望ましい周波数帯での信号対雑音比（ＳＮＲ）が劣化し、受信機の性能は最適状態に及ばないものとなる。

チャネルＩおよびチャネルＱ間の不整合の原因は多数である。例えば、局部発振器１４の利得および位相の不整合は不整合条件の一因となる。フィルタ１６ならびにチャネルＩおよびＱの２つの並列信号経路の各段もＩ−Ｑ不整合の一因となる。Ｉ−Ｑ不整合の原因の中には静的なものもあるが、時間と共に変化し得るものもあり、不整合の追跡および補償はさらに困難になっている。一例として、基準電圧の不整合が動作温度の関数として変化するＡＤＣによって発生する不整合を補償するのは特に困難なことがある。

２つの並列の、良好に整合された信号経路のチャネルＩおよびＱを同時に処理する通常の無線受信機と異なって、受信機６はＩおよびＱ成分間で単一のＡＤＣを共有する。ＩおよびＱ成分間でＡＤＣを共有またはピンポン動作することによって、Ｉ−Ｑ不整合は実質上低減または除去される。システム１０および、特に、無線受信機６の利点を明瞭に実証するため、以下通常の無線受信機の動作を説明し、その後無線受信機６の動作を説明する。

通常の無線受信機は一般に、アナログデジタル変換を実行するパイプライン化ＡＤＣを含むデータ変換器を使用するが、これは、パイプライン化ＡＤＣは、高速度動作が可能であり、その一方で他の高速度アーキテクチャと比較して電力損失が小さく占有面積が小さいからである。すなわち、データ変換器は一般に、サンプルアンドホールド（Ｓ／Ｈ）回路、パイプライン化ＡＤＣ、およびタイミングコントローラを含む。動作の際、アナログ入力がＳ／Ｈ回路に印加される。サンプリングクロックはタイミングコントローラを駆動し、タイミングコントローラはＳ／Ｈ回路のサンプリングレートとタイミングを制御する。Ｓ／Ｈ回路の出力がパイプライン化ＡＤＣに印加される。パイプライン化ＡＤＣは各々同じ動作を実行する複数の同一の段を含む。パイプライン化ＡＤＣの１つの段は、ＡＤＣ、ＤＡＣ、エラー加算回路、および増幅器を含む。一般に、パイプライン化ＡＤＣの初段はＳ／Ｈ回路からアナログサンプルを受信し、その入力をＡＤＣおよびエラー加算回路に印加する。ＡＤＣはｋ個のデジタルビットを出力し、ＤＡＣは、デジタル出力ビットを再変換したアナログ信号に変換してエラー加算回路に印加する。エラー加算回路は元のサンプリングしたアナログ信号から再変換したアナログ信号を減算してエラー信号を生成し、それを増幅器に印加する。アナログＡＤＣの次段は増幅器の出力を入力として受信する。

低い周波数への周波数ダウンコンバートの際に受信信号をＩ成分およびＱ成分に変換するため、各成分をデジタル化する独立したＡＤＣが必要である。さらに詳しく言うと、Ｉ成分およびＱ成分を同時に処理するため、通常の受信機は２つの並列の、良好に整合された信号経路を利用する。各信号経路はフィルタ、パイプライン化ＡＤＣおよびＤＳＰを含むデータ変換器、ならびに復調回路を含む。この方法で、通常の無線受信機は、２つの成分をデジタル領域で再結合する時に周波数ダウンコンバートの望ましくない副産物を打ち消す。しかし、この打ち消しスキームの有効性は、２つの並列信号経路におけるＩ−Ｑ不整合の量によって根本的に制限されている。別言すれば、通常の無線受信機は、周波数ダウンコンバート、フィルタ、およびパイプライン化ＡＤＣの各段に起因するＩ−Ｑ不整合を経験する。

例えば、２つの独立したデータ変換器および、特に、パイプライン化ＡＤＣを互いに整合させることは問題がある。これは、各データ変換器が、一般にモノリシックブロックとしてレイアウトされた完成したシステムを備えているからである。すなわち、データ変換器全体の中で、例えばＳ／Ｈ回路および増幅器といった、整合を必要とする敏感なアナログブロックをすぐ隣同士に配置することは普通できない。２つのデータ変換器を物理的にインタリーブして敏感なブロックを互いに隣接して配置することによって、データ変換器間の不整合は実質上除去される。しかし、２つのデータ変換器を物理的にインタリーブするとレイアウトとルーティングの複雑さは約２倍以上増大する。

２つの独立したデータ変換器のＩ−Ｑ不整合を改善する他の技術では、素子の不整合を最小化するためより大きな素子面積が必要となる。しかし、高い動作速度が必要な場合、データ変換器の信号経路において大きな素子面積を使用することは実行できないことがある。

大きな素子面積がない場合、閉ループ較正技術を使用して２つの独立したデータ変換器間の利得および位相の不整合条件を測定および補償してもよい。しかし、こうした閉ループ較正技術は複雑さと制御の増大を必要とする。さらに、大部分の閉ループ構成技術は較正範囲が制限されており、普通アイドルモードでしか起動できない。その結果、アイドルモードと通常モードとの間のデータ変換器の動作点の変化があっても較正されない。

通常の無線受信機と対照的に、受信機６は、受信信号のＩおよびＱ成分間で、単一のデータ変換器および、特に、単一のＡＤＣを共有する。ＩおよびＱ成分間で単一のＡＤＣを共有することによって、ＩおよびＱ成分はどちらもデータ変換器内の同じ回路が処理することになるので、Ｉ−Ｑ不整合の多くの主要な原因が除去される。その結果、無線受信機６は、システムの複雑さ、コスト、電力消費量、および受信機６の外部構成要素の数を減らしつつシステム性能を達成することができる。しかし、こうした改善のためには、アナログパイプラインおよびデジタルエラー訂正回路がデータ変換器内のＳ／Ｈ回路およびマルチプレクサの約２倍の速度で動作する必要がある。

例えば、本発明は、クロック経路をローカルで整合するだけでよく、２つの独立したデータ変換器間のクロックスキューを制御する必要がないため、クロックルーティングを簡素化することができる。さらに、本発明は、受信機６に含まれるのが２つの独立したＡＤＣではなく単一のＡＤＣであるため、面積を約５０パーセント低減することができる。追加のＡＤＣに関連する外部構成要素も除去される。また、実施形態によっては、追加のＡＤＣおよび関連する外部構成要素が除去されるため、受信機６は、約３０〜５０パーセントのアナログ電力消費量の低減を達成することができる。

さらに、データ変換器が共通であることからＩ−Ｑ整合が向上しているため、実施形態によっては、共通のデータ変換器が生成するデジタルＩおよびＱ成分を使用して、単一の経路の上流の不整合条件をより正確に測定することができる。その結果、前段のフィルタおよび利得段におけるＩ−Ｑ不整合を訂正するために実現される閉ループ較正技術は精度が向上し訂正範囲が縮小されることがある。

システム１０は、ＩＥＥＥ８０２．１１（ａ）、（ｂ）、（ｅ）、（ｇ）、（ｎ）、または他の標準といった、多様な無線ネットワーキング標準の何れかに従って動作するように構成された無線ローカルエリアネットワーク（ＷＬＡＮ）の一部を備えてもよい。その結果、送信機２は、無線通信チャネル４上で受信機６に送信される無線信号を出力するためのアンテナ、増幅器、発振器、ベースバンド−ＲＦアップコンバータ、およびＭＡＣ層構成要素を含んでもよい。実施形態によっては、受信機６は、例えば、ダイバーシティ受信のため、１つより多い受信チェーンを含んでもよい。従って、こうした実施形態の場合、各受信チェーン毎にピンポンアーキテクチャを提供してもよい。

図２は、２×１ピンポンアーキテクチャを備えたデータ変換器３０を例示するブロック図である。データ変換器３０は、データ変換器１８と同様の、受信信号のアナログ成分Ｉおよびアナログ成分Ｑをそれぞれデジタル出力Ｉおよびデジタル出力Ｑに変換するのに適したものでよい。さらに詳しく言うと、データ変換器３０はアナログ成分Ｉおよびアナログ成分Ｑを処理するので、デジタル出力ＩおよびＱのＩ−Ｑ不整合は実質上低減または除去される。データ変換器３０のタイミング波形を図３に例示する。

図２に示すように、データ変換器３０は、基準電圧およびバイアス生成器３２、Ｓ／Ｈ回路３３４Ａおよび３４Ｂ（集合的に「Ｓ／Ｈ回路３４」と呼ぶ）、マルチプレクサ（ＭＵＸ）３６、パイプライン化ＡＤＣ３８、デジタルエラー訂正回路５０、ラッチおよびデマルチプレクサ（ＤＥＭＵＸ）回路４２、ならびにタイミングコントローラ４４を含む。基準電圧およびバイアス生成器３２は基準電圧およびバイアスをＳ／Ｈ回路３４およびパイプライン化ＡＤＣ３８に印加する。タイミングコントローラ４４の制御下で、アナログ成分Ｉおよびアナログ成分ＱをそれぞれＳ／Ｈ回路３４Ａおよび３４Ｂに印加する。Ｓ／Ｈ回路３４Ａおよび３４Ｂはアナログ成分Ｉおよびアナログ成分Ｑを同時にサンプリングする。成分ＩおよびＱを同時にサンプリングすることによって、サンプル間の不整合は最小化される。不整合を低減するため、Ｓ／Ｈ回路３４Ａ、３４Ｂは回路ブロック上で互いに隣接して配置してもよい。

ＭＵＸ３６は、所与の時間に、すなわち時間インタリーブベースで、Ｓ／Ｈ回路の一方出力の１つをパイプライン化ＡＤＣに選択的に印加する。例えば、ＭＵＸ３６は、あるクロックサイクルでＳ／Ｈ３４Ａの出力をパイプライン化ＡＤＣ３８に印加し、次のクロックサイクルでＳ／Ｈ３４Ｂの出力をパイプライン化ＡＤＣ３８に印加してもよい。一般に、ＭＵＸ３６は、クロックサイクル毎にＳ／Ｈ回路の出力を交互に印加してもよい。しかし、本発明は２×１ピンポンアーキテクチャに制限されない。むしろ、結合または多重化し得るチャネルの数は、クロック制御が可能なパイプライン化ＡＤＣ３８の速度によってのみ制限される。従って、実施形態によっては、４×１、８×１、および同様のピンポンアーキテクチャを提供してもよい。例えば、図５および図７は、受信機６が使用可能なデータ変換器のための２つの異なる４×１ピンポンアーキテクチャを例示する。

前に説明したように、パイプライン化ＡＤＣ３８はアナログ成分Ｉおよびアナログ成分Ｑの間で共有されているので、パイプライン化ＡＤＣ３８内の構成要素、すなわち各同一の段に起因する不完全性または非理想性があったとしてもそれはチャネルＩおよびチャネルＱに共通である。これは静的なものおよび時間と共に変化する非理想性を含む。すなわち、チャネルＩおよびチャネルＱの両者は、パイプライン化ＡＤＣの動作温度の変化に起因する同じ非理想性を経験する。パイプライン化ＡＤＣはチャネルＩおよびＱ両者間で共有されているので、パイプライン化ＡＤＣ３８は、Ｓ／Ｈ回路およびＭＵＸ３６の約２倍の速度で動作する。従って、図２は、Ｓ／Ｈ回路３４およびＭＵＸ３６の２倍の速度でパイプライン化ＡＤＣ３８を駆動するタイミングコントローラ４４を示す。

デジタルエラー訂正回路４０は、パイプライン化ＡＤＣ３８の出力にエラー訂正技術を適用する。エラー訂正技術は、例えば、マルチパス干渉、符号間干渉、およびフェージングといった、無線通信チャネル４に起因する不完全性を解消するものでよい。デジタルエラー訂正回路も、Ｓ／Ｈ回路３４およびＭＵＸ３６の約２倍の速度で動作する。

ＤＥＭＵＸおよびラッチブロック４２は、それぞれアナログ成分Ｉおよびアナログ成分Ｑに対応するデジタル信号Ｉおよびデジタル信号Ｑを出力する。さらに詳しく言うと、ブロック４２のＤＥＭＵＸ部分はデジタルエラー訂正回路４０の出力を多重分離する。すなわち、ブロック４２のＤＥＭＵＸはＭＵＸ３６の逆の動作をする。ブロック４２のラッチはデジタル信号Ｉおよびデジタル信号Ｑを同時に出力する。ＤＥＭＵＸおよびラッチブロック４２は、Ｓ／Ｈ回路３４およびＭＵＸ３６と同じ速度で動作する。この方法で、デジタル信号ＩおよびＱは実質上良好に整合されたものとなるので、デジタル領域で再結合することができる。再結合した信号はさらに処理し、最終的に復調することができる。デジタル出力信号ＩおよびＱ間の不整合を実質上低減できるので、受信信号からイメージ周波数がより完全に除去されるため、受信機６の性能は実質上改善される。

図３は、データ変換器３０のタイミング波形の例を示す。タイミング波形５０は、タイミングコントローラ４４がパイプライン化ＡＤＣ３８およびデジタルエラー訂正回路４０に供給するサンプリングクロック波形を例示する。タイミング波形５１は、タイミングコントローラ４４がＳ／Ｈ回路３４、ＭＵＸ３６、ならびにＤＥＭＵＸおよびラッチブロック４２に供給するサンプリングクロック波形を例示する。前に説明したように、タイミング波形５０はタイミング波形５１のクロックサイクルの約２倍のクロックサイクルを含む。タイミング波形５２は、タイミングコントローラ４４がＭＵＸ３６ならびにＤＥＭＵＸおよびラッチブロック４２に供給する波形を例示する。

タイミング波形５３および５４は、それぞれＳ／Ｈ回路３４Ａおよび３４Ｂの出力を例示する。タイミング波形５３および５４の出力は、タイミング波形５１の各クロックサイクルの立ち下がりと共に変化する。タイミング波形５５はパイプライン化ＡＤＣ３８の初段の出力を例示する。タイミング波形５５の出力は、タイミング波形５０の各クロックサイクルの立ち上がりと共に遷移する。

タイミング波形５６および５７はそれぞれ、ＤＥＭＵＸおよびラッチブロック４２でのデジタル出力信号ＩおよびＱを例示する。タイミング波形５６および５７は、タイミング波形５２の各クロックサイクルの立ち下がりと同時に、すなわち、それに対応して遷移する。ＭＵＸ３６、パイプライン化ＡＤＣ３８、およびデジタルエラー訂正回路４０は、Ｓ／Ｈ回路３４の出力を処理するために３クロックサイクルを必要とするため、タイミング波形５６および５７は、タイミング波形５２の３つ目のクロックサイクルまでのサンプルを含まない。

図４は、パイプライン化ＡＤＣの初段を例示するブロック図である。一般に、パイプライン化ＡＤＣ３８は、各々同じ動作を実行する複数の同一の段を含む。図示の例に示すように、パイプライン化ＡＤＣ３８の初段は、ＡＤＣ６０、ＤＡＣ６２、エラー加算回路６４、および増幅器６６を含む。ＤＡＣ６２、エラー訂正回路６４、および増幅器６６は単一の回路ブロックとして実現してもよい。このブロックを普通多重化ＤＡＣまたはＭＤＡＣ６８と呼ぶ。

図４は、パイプライン化ＡＤＣ３８の初段を例示するものであるため、ＭＵＸ３６は入力信号、すなわち、アナログ成分Ｉおよびアナログ成分Ｑの１つをＡＤＣ６０およびエラー加算回路に印加する。ＡＤＣ６０はｋ個のデジタルビット（ｋは正の整数）をデジタルエラー訂正回路４０に出力する。ＤＡＣ６２はｋ個のデジタルビットを再変換したアナログ信号に変換し、その再変換したアナログ信号をエラー加算回路６４に印加する。エラー加算回路６４は元のサンプリングしたアナログ信号、すなわち、ＭＵＸ３６の出力から再変換したアナログ信号を減算してエラー信号を生成する。エラー信号は増幅器６６によって増幅され、パイプライン化ＡＤＣ３８の次段に出力される。別言すれば、例示された初段の下流に位置する段は前の段の増幅器の出力を入力として受信する。終段の増幅器の出力は廃棄してもよい。代替的には、パイプライン化ＡＤＣ３８の終段はＡＤＣだけを含むものでもよい。

図５は、４×１ピンポンアーキテクチャを備えたデータ変換器７０を例示するブロック図であって、そこでは２対のＩおよびＱ成分を含む２つの異なる入力信号が共通のＡＤＣによって処理されている。データ変換器６０は、２つの受信信号、例えば、２つの異なるアンテナから受信した信号を２つの対応するデジタル信号に変換する受信機６で使用するのに適したものでよい。図示の例では、各受信信号がアナログＩ成分およびアナログＱ成分に変換される結果、４つのアナログ信号入力がデータ変換器７０に入力される。２つの異なる受信信号は、信号が受信されたチャネル、すなわち、チャネルＡおよびチャネルＢによって識別される。すなわち、チャネルＡ上で受信したアナログＩ成分およびアナログＱ成分はそれぞれアナログ成分ＩＡおよびＱＡとして識別される。同様に、チャネルＢ上で受信したアナログＩ成分およびアナログＱ成分はそれぞれアナログ成分ＩＢおよびＱＢとして識別される。

図５に示すように、データ変換器７０は、基準電圧およびバイアス生成器７２、Ｓ／Ｈ回路７４Ａ〜Ｄ（ここでは集合的にＳ／Ｈ回路７４と呼ぶ）、ＭＵＸ７６、パイプライン化ＡＤＣ７８、デジタルエラー訂正回路８０、ＤＥＭＵＸおよびラッチブロック８２、ならびにタイミングコントローラ８４を含む。基準電圧およびバイアス生成器７２は基準電圧およびバイアスをＳ／Ｈ回路７４およびパイプライン化ＡＤＣ７８に印加する。

アナログＩＡ成分、アナログＱＡ成分、アナログＩＢ成分、アナログＱＢ成分を、それぞれＳ／Ｈ回路７４Ａ〜Ｄに印加する。Ｓ／Ｈ回路７４はそれぞれの入力を同時にサンプリングする。Ｓ／Ｈ回路３４と同様に、回路間の不整合を最小化するため、Ｓ／Ｈ回路７４も回路ブロック上で互いに隣接して配置してもよい。

ＭＵＸ７６は、所与の時間に、すなわち時間インタリーブベースで、アナログ成分の１つをパイプライン化ＡＤＣ７８に選択的に印加する。例えば、ＭＵＸ７６は、制御シーケンスに従ってパイプライン化ＡＤＣ７８に印加するアナログ成分を選択してもよい。一般に、ＭＵＸ７６は、４クロックサイクル毎に各アナログ成分をパイプライン化ＡＤＣ７８に印加する順序であるならば、任意の順序でアナログ入力を印加してよい。重要なことは、ＤＥＭＵＸおよびラッチブロック８２のＤＥＭＵＸが、ＭＵＸ７６の逆の動作をすることである。

実施形態によっては、４×１ピンポンアーキテクチャを備えたデータ変換器は、４つのＳ／Ｈ回路とＭＵＸではなく、スイッチネットワークと単一のＳ／Ｈ回路を含んでもよい。こうした実施形態では、スイッチネットワークは、Ｓ／Ｈ回路を交替させて４つの入力の各々を順番にサンプリングする。単一のＳ／Ｈ回路を使用することによって、Ｉ−Ｑ不整合のもう１つの原因が除去される。図７は、単一のＳ／Ｈ回路とスイッチネットワークとを利用するデータ変換器を例示する。

図５を参照すると、パイプライン化ＡＤＣ７８はアナログ成分ＩＡ、ＩＢ、ＱＡ、およびＱＢ間で共有されている。しかし、前に説明したように、パイプライン化ＡＤＣ７８は、パイプライン化ＡＤＣ３８と同様に構成してもよい。別言すれば、パイプライン化ＡＤＣ７８は、各々同じ動作を実行する複数の段を含む。しかし、パイプライン化ＡＤＣ３８と異なって、パイプライン化ＡＤＣ７８は、Ｓ／Ｈ回路７４およびＭＵＸ７６の約４倍の速度で動作する。

デジタルエラー訂正回路８０は、データ変換器３０のデジタルエラー訂正回路４０と同様に動作するが、パイプライン化ＡＤＣ７８とほぼ同じ速度で動作する。別言すれば、デジタルエラー訂正回路８０は、エラー訂正技術をパイプライン化ＡＤＣ７８の出力に適用して、受信信号中の不完全性を抑制する。

ＤＥＭＵＸおよびラッチブロック８２のＤＥＭＵＸ部分はデジタルエラー訂正回路８０の出力を多重分離する。ＤＥＭＵＸはＭＵＸ７６の逆の動作をするように設計してよい。ブロック４２のラッチは、それぞれアナログ成分ＩＡ、ＩＢ、ＱＡ、およびＱＢに対応するデジタル信号ＩＡ、ＩＢ、ＱＡ、およびＱＢを出力する。すなわち、ラッチは全てのデジタル信号を同時に出力できるので、デジタル信号ＩＡおよびＱＡならびにデジタル信号ＱＡおよびＱＢはデジタル領域で再結合できる。ＤＥＭＵＸおよびラッチブロック８２は、ＭＵＸ７６とほぼ同じ速度、すなわちクロックの２倍で動作し、デジタル信号をデインタリーブする。デジタル信号をデインタリーブした後、ＤＥＭＵＸおよびラッチブロック８２は、Ｓ／Ｈ回路７４とほぼ同じ速度、すなわちクロックの１倍で動作し、デジタル信号を再編成する。

図５に示すように、タイミングコントローラ８４は、Ｓ／Ｈ回路７４、ＭＵＸ７６、パイプライン化ＡＤＣ７８、デジタルエラー訂正回路８０、ならびにＤＥＭＵＸおよびラッチブロック８２に適当なタイミング波形を印加する。サンプリングクロック（図示せず）はタイミングコントローラ８４を駆動してもよい。一般に、本発明は入力チャネルの数によって制限されない。むしろ、本発明は、パイプライン化ＡＤＣのクロック可能な速度によってのみ制限され得る。別言すれば、チップ面積が無制限だと仮定すれば、チャネルの数が増大すると、Ｓ／Ｈ回路の数も比例して増大し得る。しかし、チャネルの数が増大する際、パイプライン化ＡＤＣの動作可能な速度が制限されることがある。

図６は、データ変換器７０のタイミング波形を例示する。タイミング波形９０は、タイミングコントローラ８４がパイプライン化ＡＤＣ７８およびデジタルエラー訂正回路８０に供給するサンプリングクロック波形を例示する。タイミング波形９１は、タイミングコントローラ８４がＳ／Ｈ回路７４、ＭＵＸ７６、ならびにＤＥＭＵＸおよびラッチブロック８２に供給するサンプリングクロック波形を例示する。タイミング波形９０は、タイミング波形９１のクロック速度の約４倍のクロック速度を有する。タイミング波形９２は、ＭＵＸ７６が選択したＳ／Ｈ回路７４の出力を例示する。図６に示すように、ＭＵＸ７６は、Ｓ／Ｈ７４Ａ、Ｓ／Ｈ７４Ｂ、Ｓ／Ｈ７４Ｃ、Ｓ／Ｈ７４Ｄという順序に従ってＳ／Ｈ回路７４を選択する。ＭＵＸ７６は、タイミング波形９０の各クロックサイクルの立ち上がりに対応してＳ／Ｈ回路７４の出力を選択する。

タイミング波形９３〜９６は、それぞれＳ／Ｈ回路７４Ａ〜Ｄの出力を例示する。タイミング波形９３〜９６は、Ｓ／Ｈ回路７４Ａ〜Ｄが、それぞれの入力を同時にサンプリングすることを示している。さらに詳しく言うと、タイミング波形９３〜９６は、タイミング波形９１の各クロックサイクルの立ち下がりに対応して値を変化させる。

タイミング波形９７は、パイプライン化ＡＤＣ７８の入力でのサンプルを例示する。図示の例では、ＭＵＸ７６はサンプルを受信した１クロックサイクル後にそのサンプルを出力するので、タイミング波形９２とタイミング波形９７との間には１クロックサイクルの遅延が存在する。

図７は、４×１ピンポンアーキテクチャを備えた別の変換器１００を例示するブロック図である。データ変換器１００は、スイッチネットワーク１０６、Ｓ／Ｈ回路１０４、基準電圧およびバイアス生成器１０２、パイプライン化ＡＤＣ１０８、デジタルエラー訂正回路１１０、ＤＥＭＵＸおよびラッチブロック１１２、ならびにタイミングコントローラ１１４を含む。図７に示すように、データ変換器１００は、２つの受信信号、例えば、２つの異なるアンテナで受信した信号を２つの対応するデジタル信号に変換する受信機６で使用するのに適したものでよい。図７では、アナログ信号成分は図５の場合と同じ表記法によって識別される。しかし、図５のデータ変換器７０と異なって、アナログ成分ＩＡ、ＱＡ、ＩＢ、およびＱＢはスイッチネットワーク１０６に印加される。スイッチネットワーク１０６は、Ｓ／Ｈ回路がサンプリングするアナログ成分を交替させる。スイッチネットワーク１０６は、制御シーケンスに従ってアナログ成分を選択してもよい。実施形態によっては、制御シーケンスは、あるパターンで各アナログ成分を選択してもよい。各アナログ成分が均等に選択されるように、所与のクロックサイクル数だけそのパターンを繰り返してもよい。例えば、制御シーケンスは、４クロックサイクル毎に、ＩＡ、ＱＡ、ＩＢ、ＱＢの順序でアナログ成分を選択してもよい。代替実施形態では、制御シーケンスはアナログ成分をランダムに選択してもよい。何れにしても、ブロック１１２のＤＥＭＵＸは、スイッチネットワーク１０６の逆の動作をする。

この方法で、Ｓ／Ｈ回路１０４はあるクロックサイクルで印加された入力をサンプリングし、次のクロックサイクルでそのサンプルを出力する。多数のＳ／Ｈ回路を除去することによって、データ変換器１００は、多数のＳ／Ｈ回路に起因するＩ−Ｑ不整合を有効に除去する。その結果、データ変換器１００の設計は、多数の受信経路またはチャネルを備えた受信機にとって特に有利なものとなり得る。

Ｓ／Ｈ回路１０４は、その出力をパイプライン化ＡＤＣ１０８に印加する。パイプライン化ＡＤＣ１０８、デジタルエラー訂正回路１１０、ＤＥＭＵＸおよびラッチブロック１１２、ならびに基準電圧およびバイアス生成器１０２は、図５のパイプライン化ＡＤＣ７８、デジタルエラー訂正回路８０、ＤＥＭＵＸおよびラッチブロック８２、ならびに基準電圧およびバイアス生成器７２と同様に動作する。タイミングコントローラ１１４は、パイプライン化ＡＤＣ１０８およびデジタルエラー訂正回路１１０に、タイミングコントローラ１１４がスイッチネットワーク１０６およびＳ／Ｈ回路１０４に供給するものの約４倍のクロック信号を供給する。ここでも、タイミングコントローラ１１４は、サンプリングクロック（図示せず）によって駆動してもよい。

パイプライン化ＡＤＣ１０８はアナログ成分入力間で共有される単一のＡＤＣを含むため、データ変換器１００は、４つの独立した、並列のＡＤＣを使用してアナログ入力成分ＩＡ、ＱＡ、ＩＢ、ＱＢを同時に処理する通常の受信機と比較して約７５％の面積の節約を提供し得る。しかし、本発明は４つの入力チャネルに制限されない。むしろ、本発明は、例えば、８、１０、および１２チャネルといったより多くのチャネル数に拡張してもよい。前に説明したように、動作の際、本発明は、パイプライン化ＡＤＣ１０８のクロック可能な速度によってのみ制限され得る。

図８は、受信機６で使用するのに適しており、高いサンプリングレートが必要な場合特に有利なものになり得るデータ変換器１２０を例示する構成図である。一般に、データ変換器１２０は、並列データ経路を使用して最上位ビット（ＭＳＢ）を計算し、並列信号経路の出力間でパイプライン化ＡＤＣをピンポン動作することによって最下位ビット（ＬＳＢ）を計算する。別言すれば、データ変換器１２０は、ピンポン動作ステップをパイプライン化ＡＤＣのより深いところに移動したものとして見てもよい。サンプリングレートが高くなると、入力間でパイプライン化ＡＤＣをピンポン動作することによって、ピンポンアーキテクチャの出力の信頼性が低下することがある。並列信号経路を使用してＭＳＢを計算することによって、ＭＳＢを確実に計算することができる。これと対照的に、入力間でパイプライン化ＡＤＣをピンポン動作してＬＳＢを計算すると、エラーが増大することがある。しかし、用途によって、特にチップ面積の大幅な節約が達成可能な場合には、ＬＳＢ中のエラーの数が多くても許容可能なことがある。すなわち、データ変換器１２０は、性能とシステムの複雑さ、コスト、および電力消費量との間のトレードオフを提供する。

図示の例では、データ変換器１２０は、基準電圧およびバイアス生成器１２２、Ｓ／Ｈ回路１２４Ａおよび１２４Ｂ（集合的にＳ／Ｈ回路１２４と呼ぶ）、パイプライン化ＡＤＣ１２６、パイプライン化ＡＤＣ１２８、ＭＵＸ１３０、パイプライン化ＡＤＣ１３２、デジタルエラー訂正回路１３４、ＤＥＭＵＸおよびラッチブロック１３６、タイミングコントローラ１３８、ならびにコントローラ１４０を含む。Ｓ／Ｈ回路１２４Ａおよび１２４Ｂはそれぞれ、受信信号のアナログＩ成分およびアナログＱ成分をサンプリングする。タイミングコントローラ１３８は、Ｓ／Ｈ回路１２４のサンプリングレートおよびタイミングを制御する。Ｓ／Ｈ回路１２４Ａの出力はパイプライン化ＡＤＣ１２６に印加され、Ｓ／Ｈ回路１２４Ｂの出力はパイプライン化ＡＤＣ１２８に印加される。通常のパイプライン化ＡＤＣに関連して前に図１で説明したように、パイプライン化ＡＤＣ１２６および１２８は各々、各々同じ動作を実行する複数の同一の段を含む。この方法で、データ変換器１２０のフロントエンドは、２つの良好に整合された独立のＡＤＣを使用して並列信号経路を同時に処理する。すなわち、パイプライン化ＡＤＣ１２６および１２８は、再結合、処理、および復調が可能なデジタル出力ビットＩおよびＱを生成して、受信信号のＭＳＢを計算する。例示の目的で、パイプライン化ＡＤＣ１２６および１２８の出力のみを図示する。しかし、パイプライン化ＡＤＣ１２６および１２８の出力は、受信信号を再結合、処理、および復調する追加回路に印加してもよい。

２つの良好に整合された並列信号経路を使用して受信無線信号のＭＳＢを計算することに加えて、データ変換器は、アナログＩおよびＱ成分間でパイプライン化ＡＤＣ１３２をピンポン動作することによって、受信信号のＬＳＢを計算する。まず、データ変換器１２０はＳ／Ｈ回路１２４の出力をいつＭＵＸ１３０に印加するかを決定する。図示の例では、コントローラ１４０は、パイプライン化ＡＤＣ１２６および１２８の代わりに、Ｓ／Ｈ回路１２４の出力をいつＭＵＸ１３０に印加するかを決定する。例えば、コントローラ１３０は、所定の数のクロックサイクルの後コントローラ１４０をトリガするカウンタを含んでもよい。

何れにしても、ＭＳＢを計算した後、Ｓ／Ｈ回路１２４の出力はＭＵＸ１３０に印加される。ＭＵＸ１３０は、所与の時間に、アナログ入力成分の１つをパイプライン化ＡＤＣ１３２に選択的に印加する。パイプライン化ＡＤＣ１３２はパイプライン化ＡＤＣ３８と同様に動作してもよい。図８を参照すると、パイプライン化ＡＤＣ１３２は、Ｓ／Ｈ回路１２４、パイプライン化ＡＤＣ１２６および１２８、ＭＵＸ１３０、ならびにＤＥＭＵＸおよびラッチブロック１３６の約２倍の速度で動作する。デジタルエラー訂正回路１３４は、図１のデジタルエラー訂正回路４０と同様に動作してもよい。ＤＥＭＵＸおよびラッチブロック１３８はデジタルエラー訂正技術をパイプライン化ＡＤＣ１３２の出力に適用するものであって、図１のデジタルエラー訂正回路４０と同様に動作してもよい。ＤＥＭＵＸおよびラッチブロック４２は、受信信号のＬＳＢを計算するために使用可能なデジタル出力ビットＩおよびＱを生成する。

タイミングコントローラ１３８は、Ｓ／Ｈ回路１２４、パイプライン化ＡＤＣ１２６、１２８、および１３２、ＭＵＸ１３０、デジタルエラー訂正回路１３４、ならびにＤＥＭＵＸおよびラッチブロック１３６に適当なタイミング波形を供給する。一般に、パイプライン化ＡＤＣ１３２およびデジタルエラー訂正回路１３４は、Ｓ／Ｈ回路１２４、パイプライン化ＡＤＣ１２６および１２８、ＭＵＸ１３０、ならびにＤＥＭＵＸおよびラッチブロック１３６の約２倍の速度で動作する。

図９は、受信無線信号のＩおよびＱ成分間の不整合を実質上低減または除去する受信機６の例示的な動作を示すフローチャートである。例示の目的で、図９に示すフローチャートは、図２で示した例示的構造、すなわち、データ変換器３０を参照して記述する。まず、送信機は、ＰＳＫ、ＢＰＳＫ、ＱＰＳＫ、ＦＳＫ、およびＭＳＫといったデジタル変調技術を使用して無線信号を送信する。受信機６は無線通信チャネル上で無線信号を受信して（１５０）、受信信号をアナログＩ成分およびアナログＱ成分に変換する（１５２）。例えば、受信機６は局部発振器を使用して受信信号を低い周波数にダウンコンバートしてもよい。ダウンコンバートの際、無線信号をアナログＩおよびＱ成分に変換する。この時点でのアナログＩおよびＱ成分の利得および位相の不整合、すなわち、Ｉ−Ｑ不整合を局部発振器によって決定する。受信機６に対するＩ−Ｑ不整合の影響は、例えば、ヘテロダイン、ホモダイン、またはイメージ阻止といった受信機の構造に依存する。何れにしても、Ｉ−Ｑ不整合は、ＩおよびＱ成分をデジタル領域で再結合する際のイメージ周波数の不完全な打ち消しにつながり、望ましい周波数帯でのＳＮＲが劣化し受信機の性能は最適状態に及ばないものとなる。

受信信号のＩおよびＱ成分間のＩ−Ｑ不整合を実質上低減するため、受信機６は、アナログＩおよびＱ成分を対応するデジタルＩおよびＱ成分に変換するデータ変換器３０を含む。データ変換器３０によって出力されるデジタルＩおよびＱ成分からは、Ｉ−Ｑ不整合は実質上低減または除去されている。データ変換器３０は、受信信号のアナログＩおよびＱ成分を同時にサンプリングすることによってこの結果を達成する（１５２）。すなわち、受信機６がＩおよびＱ成分を同時にサンプリングできるようにするため、タイミングコントローラ４４は同じクロック信号をＳ／Ｈ回路３４Ａおよび３４Ｂに印加する。Ｉ−Ｑ不整合をさらに低減するため、Ｓ／Ｈ回路３４は、回路ブロック上で互いに隣接して配置してもよい。

また、受信機６は、サンプリングしたＩおよびＱ成分、すなわち、Ｓ／Ｈ回路３４の出力を、多重化ベースでパイプライン化ＡＤＣ３８に印加する（１５６）ＭＵＸ３６を含む。別言すれば、ＭＵＸ３６は、所与の時間にＳ／Ｈ回路の一方の出力をパイプライン化ＡＤＣ３８に印加する。図２を参照すると、ＭＵＸ３６は、例えば、あるクロックサイクルでＳ／Ｈ回路３４Ａの出力をパイプライン化ＡＤＣ３８に印加し、次のクロックサイクルでＳ／Ｈ回路３４Ｂの出力をパイプライン化ＡＤＣ３８に印加してもよい。

前に説明したように、パイプライン化ＡＤＣ３８はアナログＩおよびＱ成分を対応するデジタルＩおよびＱ成分に変換する（１５８）。同じ回路、すなわち、パイプライン化ＡＤＣ３８を使用してＩおよびＱ成分が処理され、それによってＩ−Ｑ不整合の多くの主要な原因が除去されるため、デジタルＩおよびＱ成分間のＩ−Ｑ不整合は実質上低減または除去される。さらに、パイプライン化ＡＤＣ３８に起因する非理想性または不完全性があったとしてもそれは、デジタルＩおよびＱ成分が結合される時打ち消される。

その結果、並列信号経路を使用するＩおよびＱ成分を同時に処理するのではなく、単一のパイプライン化ＡＤＣをＩおよびＱ成分間で共有するため、受信機６は、性能の改善を経験し、その一方でシステムの複雑さ、コスト、電力消費量を低減する。

本発明の様々な実施形態を説明した。本開示を通じて無線受信機に関連して本発明を説明したが、本発明は一般に、並列データ経路をデジタル化する良好に整合されたサンプリングＡＤＣを必要とする任意の用途に適用可能である。本発明はチャネルの数によって制限されない。

本出願に記載の様々なハードウェア構成要素は、例えば、１つまたはそれより多いマイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または他のプログラマブル論理回路、または上記の構成要素の任意の組み合わせを含んでもよい。

さらに、場合によっては、こうした構成要素は、こうした構成要素にそれらの機能を実行させるコンピュータ可読媒体内に格納されたプログラム命令を実行してもよい。その結果、実施形態によっては、プログラマブルプロセッサに本出願に記載の様々な機能を実行させる命令を備えたコンピュータ可読媒体の形態を取るものもある。コンピュータ可読媒体は、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ＣＤ−ＲＯＭ、ハードまたはフロッピー（登録商標）磁気ディスク、電子的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ、等といった、任意の電子的、磁気的、または光学的媒体でよい。

本発明の様々な実施形態を説明した。しかし、本発明の請求の範囲から離れることなく、様々な修正または追加を上記の実施形態に対してなし得ることを当業者は認識するだろう。それらおよび他の実施形態は以下の請求項の範囲内である。

無線通信システムにおける典型的な送信機および受信機を例示するブロック図である。 受信機の２×１ピンポンアナログデジタル変換器（ＡＤＣ）を例示するブロック図である。 パイプライン化２×１ピンポンＡＤＣのタイミング波形を例示する図である。 １段の２×１ピンポンＡＤＣを例示するブロック図である。 ４×１ピンポンＡＤＣを例示するブロック図である。 ４×１ピンポンＡＤＣのタイミング波形を例示する図である。 交換ネットワークを備えた４×１ピンポンＡＤＣを例示するブロック図である。 ＡＤＣにさらに深く埋め込んだ多重化回路を備えた２×１ピンポンＡＤＣを例示するブロック図である。 ピンポンＡＤＣを組み込んだ受信機の典型的な動作を示すフローチャートである。

Claims (38)

1. 信号を受信するステップと、
   アナログ同相（Ｉ）成分およびアナログ直角位相（Ｑ）成分に前記信号を変換するステップと、
   共通のアナログデジタル変換器（ＡＤＣ）に前記アナログＩ成分および前記アナログＱ成分を印加するステップとを備える方法。
2. 前記信号が無線信号である請求項１に記載の方法。
3. さらに、前記アナログＩ成分をデジタルＩ成分に変換し前記アナログＱ成分をデジタルＱ成分に変換するステップを備え、前記ＡＤＣが前記アナログＩおよびＱ成分を対応するデジタルＩおよびＱ成分に変換する請求項１に記載の方法。
4. 前記ＡＤＣが、各段が同じ動作を実行する複数の段を備えるパイプライン化ＡＤＣである請求項１に記載の方法。
5. さらに、前記各段で、アナログ入力を１つまたはそれより多いデジタルビットに変換するステップと、前記デジタルビットをアナログ信号に再変換するステップと、前記アナログ入力から前記アナログ信号を減算してエラー信号を生成するステップと、前記エラー信号を増幅するステップと、前記増幅したエラー信号を前記ＡＤＣの次段に出力するステップとを備える請求項４に記載の方法。
6. 前記アナログ入力が、前記ＡＤＣの前段の、前記アナログＩ成分と、前記アナログＱ成分と、前記増幅したエラー信号との１つを備える請求項５に記載の方法。
7. 前記アナログＩ成分および前記アナログＱ成分を印加する前記ステップが、所与の時間に前記アナログＩ成分および前記アナログＱ成分を多重化して前記アナログＩ成分および前記アナログＱ成分の１つを前記ＡＤＣに印加するステップを含む請求項１に記載の方法。
8. 前記アナログＩ成分および前記アナログＱ成分を印加する前記ステップが、前記アナログＩ成分を第１のＡＤＣに印加して前記アナログＩ成分を複数の最上位ビット（ＭＳＢ）に変換するステップと、同時に前記アナログＱ成分を第２のＡＤＣに印加して前記アナログＱ成分を複数の最上位ビット（ＭＳＢ）に変換するステップと、所与の時間に前記第１および第２のＡＤＣの出力を多重化して前記出力の１つを前記共通のＡＤＣに印加するステップとを含み、前記共通のＡＤＣが前記アナログＩ成分および前記Ｑ成分の最下位ビットを生成する請求項１に記載の方法。
9. 前記アナログＩ成分および前記アナログＱ成分を印加する前記ステップが、同時に前記アナログＩ成分および前記アナログＱ成分をサンプリングして時間インタリーブベースで前記アナログＩ成分および前記アナログＱ成分を前記共通のＡＤＣに印加するステップを含む請求項１に記載の方法。
10. 前記信号を変換する前記ステップが、直角位相ダウンコンバートを使用して、前記信号を、前記受信信号の周波数よりも周波数を有する前記アナログＩ成分および前記アナログＱ成分に変換するステップを備える請求項１に記載の方法。
11. 前記信号を受信する前記ステップが、前記信号を増幅およびフィルタリングして、前記デジタルＩ成分および前記デジタルＱ成分を閉ループ較正技術に適用し前記信号を増幅およびフィルタリングした際のＩ−Ｑ不整合を訂正するステップを含む請求項１に記載の方法。
12. 信号を受信する受信機と、
    前記信号をアナログ同相（Ｉ）成分およびアナログ直角位相（Ｑ）成分に変換するダウンコンバータと、
    前記アナログＩ成分をデジタルＩ成分に変換し前記アナログＱ成分をデジタルＱ成分に変換する共通のアナログデジタル変換器（ＡＤＣ）とを備える通信装置。
13. 前記受信機が無線受信機であり前記信号が無線信号である請求項１２に記載の装置。
14. 前記ＡＤＣが、各段が同じ動作を実行するパイプライン化ＡＤＣである請求項１２に記載の装置。
15. 各段が、アナログ入力を１つまたはそれより多いデジタルビットに変換するＡＤＣと、前記デジタルビットをアナログ信号に再変換するデジタルアナログ変換器（ＤＡＣ）と、前記アナログ入力から前記アナログ信号を減算してエラー信号を生成する加算回路と、前記エラー信号を増幅し前記増幅したエラー信号を前記ＡＤＣの次段に出力する増幅器とを含む請求項１２に記載の装置。
16. 前記アナログ入力が、前記ＡＤＣの前段の前記アナログＩ成分と、前記アナログＱ成分と、前記増幅したエラー信号とのうちの１つを備える請求項１５に記載の装置。
17. さらに、所与の時間に前記アナログＩ成分および前記アナログＱ成分の１つを前記ＡＤＣに印加するマルチプレクサを備える請求項１２に記載の装置。
18. さらに、前記アナログＩ成分を複数の最上位ビット（ＭＳＢ）に変換する第１のＡＤＣと前記アナログＱ成分を複数の最上位ビットに変換する第２のＡＤＣとを備える請求項１２に記載の装置。
19. 前記アナログＩ成分の最上位ビット（ＭＳＢ）を生成する第１のＡＤＣと、
    前記第１のＡＤＣが前記アナログＩ成分のＭＳＢを生成するのと同時に前記アナログＱ成分の最上位ビットを生成する第２のＡＤＣと、
    所与の時間に前記アナログＩ成分および前記アナログＱ成分の１つを前記共通のＡＤＣに印加するマルチプレクサとをさらに備え、
    前記共通のＡＤＣが前記アナログＩ成分および前記アナログＱ成分の最下位ビット（ＬＳＢ）を生成する請求項１２に記載の装置。
20. 前記アナログＩ成分をサンプリングする第１のサンプルアンドホールド（Ｓ／Ｈ）回路と、前記第１のサンプルアンドホールド回路が前記アナログＩ成分をサンプリングするのと同時に前記アナログＱ成分をサンプリングする第２のサンプルアンドホールド回路とをさらに備える請求項１２に記載の装置。
21. 前記第１のサンプルアンドホールド回路および前記第２のサンプルアンドホールド回路が回路ブロック上で互いに隣接して配置される請求項２０に記載の装置。
22. さらに、前記第１のサンプルアンドホールド回路および前記第２のサンプルアンドホールド回路と、前記マルチプレクサと、前記共通のＡＤＣとのタイミングを制御するタイミングコントローラとを備え、前記共通のＡＤＣのタイミングが前記マルチプレクサおよび前記第１のサンプルアンドホールド回路および前記第２のサンプルアンドホールド回路のタイミングの約２倍である請求項２０に記載の装置。
23. 前記ダウンコンバータが、直角位相ダウンコンバートを使用して、前記信号を、前記受信信号の周波数より低い周波数を有する前記アナログＩ成分および前記アナログＱ成分に変換する請求項１２に記載の装置。
24. 前記受信信号を増幅する増幅器と、
    ダウンコンバートに起因するミラー周波数をフィルタリングして前記アナログＩ成分および前記アナログＱ成分を出力するフィルタとをさらに備える請求項１２に記載の装置。
25. 前記増幅器および前記フィルタにおけるＩ−Ｑ不整合を訂正する閉ループ回路をさらに備える請求項２２に記載の装置。
26. 第１の信号を受信するステップと、
    第２の信号を受信するステップと、
    前記第１の信号を第１のアナログ同相（Ｉ）成分および第１のアナログ直角位相（Ｑ）成分に変換するステップと、
    前記第２の信号を第２のアナログ同相（Ｉ）成分および第２のアナログ直角位相（Ｑ）成分に変換するステップと、
    共通のアナログデジタル変換器（ＡＤＣ）に前記第１のアナログＩ成分および前記第１のアナログＱ成分ならびに前記第２のアナログＩ成分および前記第２のアナログＱ成分を印加するステップとを備える方法。
27. 前記第１の信号および第２の信号が無線信号である請求項２６に記載の方法。
28. さらに、前記第１のアナログＩ成分および前記第２のアナログＩ成分を対応する第１のデジタルＩ成分および第２のデジタルＩ成分に変換し前記第１のアナログＱ成分および前記第２のアナログＱ成分を対応する第１のデジタルＱ成分および第２のデジタルＱ成分に変換するステップを備え、前記ＡＤＣが前記第１のアナログＩ成分および前記第２のアナログＩ成分ならびに前記第１のアナログＱ成分および前記第２のアナログＱ成分を対応する前記第１のデジタルＩ成分および前記第２のデジタルＩ成分ならびに前記第１のデジタルＱ成分および前記第２のデジタルＱ成分に変換する請求項２６に記載の方法。
29. 前記ＡＤＣが、各段が同じ動作を実行する複数の段を備えるパイプライン化ＡＤＣである請求項２６に記載の方法。
30. 各段が、アナログ入力を１つまたはそれより多いデジタルビットに変換するステップと、前記デジタルビットをアナログ信号に再変換するステップと、前記アナログ入力から前記アナログ信号を減算してエラー信号を生成するステップと、前記エラー信号を増幅するステップと、前記増幅したエラー信号を前記ＡＤＣの次段に出力するステップとを備える請求項２９に記載の方法。
31. 前記アナログ入力が、前記ＡＤＣの前段の、前記第１のアナログＩ成分と、前記第２のアナログＩ成分と、前記第１のアナログＱ成分と、前記第２のアナログＱ成分と、前記増幅したエラー信号とのうちの１つを備える請求項３０に記載の方法。
32. 前記第１のアナログＩ成分および前記第１のアナログＱ成分ならびに前記第２のアナログＩ成分および前記第２のアナログＱ成分を印加する前記ステップが、所与の時間に前記第１のアナログＩ成分および前記第１のアナログＱ成分ならびに前記第２のアナログＩ成分および前記第２のアナログＱ成分を多重化して前記第１のアナログＩ成分および前記第１のアナログＱ成分ならびに前記第２のアナログＩ成分および前記第２のアナログＱ成分のうちの１つを前記ＡＤＣに印加するステップを含む請求項２６に記載の方法。
33. 前記第１のアナログＩ成分および前記第１のアナログＱ成分ならびに前記第２のアナログＩ成分および前記第２のアナログＱ成分を印加する前記ステップが、同時に前記第１のアナログＩ成分および前記第１のアナログＱ成分ならびに前記第２のアナログＩ成分および前記第２のアナログＱ成分をサンプリングし、時間インタリーブベースで前記第１のアナログＩ成分および前記第１のアナログＱ成分ならびに前記第２のアナログＩ成分および前記第２のアナログＱ成分を前記共通のＡＤＣに印加するステップを含む請求項２６に記載の方法。
34. 前記第１のアナログＩ成分および前記第１のアナログＱ成分ならびに前記第２のアナログＩ成分および前記第２のアナログＱ成分を印加する前記ステップが、前記第１のアナログＩ成分および前記第２のアナログＱ成分ならびに前記第２のアナログＩ成分および前記第２のアナログＱ成分のうちの１つを選択して所与の時間にサンプリングするステップであって、サンプルを前記共通のＡＤＣに印加するステップを含む請求項２６に記載の方法。
35. 前記第１のアナログＩ成分および前記第１のアナログＱ成分ならびに前記第２のアナログＩ成分および前記第２のアナログＱ成分のうちの１つを選択する前記ステップが、所定の順序に従って前記第１のアナログＩ成分および前記第１のアナログＱ成分ならびに前記第２のアナログＩ成分および前記第２のアナログＱ成分のうちの１つを選択するステップを備える請求項３４に記載の方法。
36. 前記第１のアナログＩ成分および前記第１のアナログＱ成分ならびに前記第２のアナログＩ成分および前記第２のアナログＱ成分のうちの１つを選択する前記ステップが、前記第１のアナログＩ成分および前記第１のアナログＱ成分ならびに前記第２のアナログＩ成分および前記第２のアナログＱ成分のうちの１つをランダムに選択するステップを備える請求項３４に記載の方法。
37. 第１の信号と第２の信号とを受信する受信機と、
    前記第１の信号を第１のアナログ同相（Ｉ）成分および第１のアナログ直角位相（Ｑ）成分に変換し前記第２の信号を第２のアナログＩ成分および第２のアナログＱ成分に変換するダウンコンバータと、
    前記第１のアナログＩ成分および前記第２のアナログＩ成分を対応する第１のデジタルＩ成分および第２のデジタルＩ成分に変換し前記第１のアナログＱ成分および前記第２のアナログＱ成分を対応する第１のデジタルＩ成分および第２のデジタルＱ成分に変換する共通のアナログデジタル変換器（ＡＤＣ）とを備える装置。
38. 前記受信機が無線受信機であり前記信号が無線信号である請求項３７に記載の装置。

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