JP2004048383A - 送受信システムおよび通信用半導体集積回路並びにテスト方法 - Google Patents
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Abstract
【課題】DA変換回路やAD変換回路のようなアナログ回路およびFFT回路を内蔵した通信用半導体集積回路において、内蔵アナログ回路の通常動作に悪影響を与える付加回路を設けることなく、内蔵アナログ回路の特性を評価することができるテスト技術を提供する。
【解決手段】DA変換回路(105)の出力をAD変換回路(108)に入力させる信号パス(PS1)とスイッチ(SW1)を設け、DA変換回路に単一周波数の正弦波のようなテスト信号を入力してDA変換させてその出力をAD変換回路へ入力してAD変換させ、その結果を内蔵のFFT回路(110)で解析してその解析結果に基づいてDA変換回路とAD変換回路の特性誤差を校正するようにした。
【選択図】 図1
【解決手段】DA変換回路(105)の出力をAD変換回路(108)に入力させる信号パス(PS1)とスイッチ(SW1)を設け、DA変換回路に単一周波数の正弦波のようなテスト信号を入力してDA変換させてその出力をAD変換回路へ入力してAD変換させ、その結果を内蔵のFFT回路(110)で解析してその解析結果に基づいてDA変換回路とAD変換回路の特性誤差を校正するようにした。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、DA変換回路とAD変換回路およびFFT(高速フーリエ変換)回路を内蔵した通信用半導体集積回路およびその特性評価技術さらにはDA変換回路やAD変換回路の特性誤差校正技術に関し、例えばIEEE802.11a規格に従った無線LANシステムに使用される通信用半導体集積回路およびそれを用いた送受信システムに利用して有効な技術に関する。
【従来の技術】
従来、DA変換回路やAD変換回路などのアナログ回路が内蔵された半導体集積回路において、DA変換回路やAD変換回路をテストしてその性能を評価する場合、回路の特性を測定するために信号を取り出す信号線や信号を増幅するためのバッファアンプ等の回路を付加する必要がある。そのため、チップサイズが増大したり、付加した信号線によりDA変換回路やAD変換回路の特性が変化してしまい、正確な測定ができないという不具合がある。また、内蔵アナログ回路の特性を測定するため高性能なテスタが必要であった。
【0002】
そこで、DA変換回路やAD変換回路などのアナログ回路とディジタル波形生成回路などのディジタル回路を内蔵したアナログ・ディジタル混載の半導体集積回路において、例えば、DA変換回路の出力端子をAD変換回路の入力端子に接続可能に構成しておいて、ディジタル回路内のメモリに格納されているテスト用データおよびテスト信号生成プログラムを用いて、ディジタル波形生成部で波形データを生成する。そして、その波形データをDA変換回路に入力してアナログ信号に変換した後、そのアナログ出力をAD変換回路に入力してディジタル信号に変換し、その出力データをディジタル回路に帰還させて期待値データと比較してその結果を外部へ出力させてテスタで判定するようにした発明が提案されている(例えば特開平8−68833号公報)。
【0003】
【発明が解決しようとする課題】
上記先願のテスト方法によれば、アナログ回路の評価をディジタル・テスタで行なうことができるため、テスト時間の短縮、テストコストの低減などの効果が得られる。しかしながら、上記先願のテスト方法は、DA変換回路のテストは可能であるがAD変換回路をテストするには精度の高いアナログ信号を生成して入力することができる高性能なテスタが別途必要になる。
【0004】
また、チップ内部でDA変換回路の出力をAD変換回路に入力してテストする場合、製造バラツキによりDA変換回路での特性のずれとAD変換回路での特性のずれが互いに逆の方向でしかも丁度同じ大きさであった場合には、誤差が打ち消し合ってAD変換回路の出力を見る限り正しい値が得られることになるため、それぞれの回路の誤差を検出することができないという問題点がある。
【0005】
一方、DA変換回路やAD変換回路の他にDSP(ディジタル・シグナル・プロセッサ)を備えた半導体集積回路において、DA変換回路とAD変換回路との間に接続手段を設け、メモリから基準アナログ信号に相当する一連のディジタルデータを読み出してDA変換回路に与え、DA変換回路の出力をAD変換回路でAD変換し、その出力をDSPで高速フーリエ変換することでDA変換回路およびAD変換回路の特性を測定するようにした発明が提案されている(特開平5−297061号公報)。
【0006】
しかしながら、この先願発明の半導体集積回路においては、DSPはもともと高速フーリエ変換を行なうために設けられているものではないため、テストの際にDSPにより高速フーリエ変換するためのテストプログラムをDSPにロードさせなくてはならないとともに、DSPによる高速フーリエ変換は専用の高速フーリエ変換回路(以下、FFT回路と称する)による処理よりも時間がかかるという不具合がある。また、この先願発明はDSPによりDA変換回路およびAD変換回路の特性を測定し期待値と比較して良否判定を行なうものであり、DA変換回路やAD変換回路の特性誤差を校正することまでは行なっていない。そのため、テストの効率は良くなるものの半導体集積回路の歩留まりを高くすることはできない。
【0007】
この発明の目的は、DA変換回路やAD変換回路のようなアナログ回路およびFFT回路を内蔵した通信用半導体集積回路において、アナログ回路の通常動作に悪影響を与える付加回路を設けることなく、内蔵アナログ回路の特性を評価することができるテスト技術を提供することにある。
この発明の他の目的は、アナログ回路およびFFT回路を内蔵した通信用半導体集積回路において、FFT回路を利用して内蔵アナログ回路を高い精度で評価することができるテスト技術を提供することにある。
この発明の他の目的は、アナログ回路およびFFT回路を内蔵した通信用半導体集積回路において、高性能のアナログテスタを用いることなく内蔵アナログ回路を高い精度で評価することができるテスト技術を提供することにある。
この発明のさらに他の目的は、アナログ回路およびFFT回路を内蔵した通信用半導体集積回路において、FFT回路を利用して内蔵アナログ回路を高い精度で評価し、その評価結果に基づいてアナログ回路の特性を調整することができる回路調整技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【0008】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、DA変換回路とAD変換回路およびFFT回路を内蔵した通信用半導体集積回路において、DA変換回路の出力をAD変換回路に入力させる信号パスとスイッチ(接続手段)を設け、DA変換回路に例えば単一周波数の正弦波のようなアナログテスト信号を入力してDA変換させ、その変換出力をAD変換回路へ入力してAD変換させた出力をFFT回路で解析してその解析結果に基づいてDA変換回路とAD変換回路の特性誤差を校正するようにしたものである。
【0009】
上記した手段によれば、DA変換回路の出力をAD変換回路へ入力させて内蔵のFFT回路で評価を行なうことができるため、通常動作に悪影響を与える付加回路を設けたり高性能のアナログテスタを用いたりすることなく、DA変換回路やAD変換回路の特性を評価することができる。また、DA変換回路やAD変換回路に誤差校正回路を設けておけば、FFT回路の評価結果に基づいてチップ内部で自動的に特性誤差を校正させることができるようになる。
【0010】
また、DA変換回路とAD変換回路の特性評価と誤差の校正においては、先ずAD変換回路の特性誤差を校正してからDA変換回路の特性誤差を構成させるようにする。これにより、DA変換回路での信号のずれとAD変換回路での信号のずれが互いに逆の方向でしかも丁度同じ大きさである場合にも、DA変換回路とAD変換回路の特性誤差を校正することができる。
【0011】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
図1は、本発明を適用して好適なIEEE802.11a規格に従った無線LANシステムに使用される通信用LSI(大規模半導体集積回路)の一実施例を示す。
IEEE802.11a規格に従った無線LANは、5GHzの搬送波を使用し、変調方式としてOFDM(直交周波数分割多重)方式を用いており、その変調、復調の過程でIFFT(逆高速フーリエ変換)とFFT(高速フーリエ変換)を行なうため、IEEE802.11a通信用LSIにはDA変換回路とAD変換回路の他にIFFT回路とFFT回路が内蔵されている。
【0012】
図1に示されているように、IEEE802.11a通信用LSI(以下、無線LAN用LSIと称する)100は、送信データに伝送誤りを訂正するためのパリティ符号を付加するFECエンコーダ101、連続する送信データのうち隣同士のデータを隣接する副搬送波(サブキャリア)に配置しないようにするインタリーブ処理や送信データを変調信号の各シンボルに対応付けるマッピング処理を行なうインタリーブ&マッピング処理回路102、周波数軸情報を時間軸情報に変換するためのIFFT回路103、各シンボル間に時間的な緩衝領域(ガード・インターバル)を挿入するガード・インターバル挿入回路104、ディジタル信号をアナログベースバンド信号に変換するDA変換回路105、変換されたベースバンド信号を周波数の高いRF信号に変換しアンテナより送信させるアップコンバート回路106、受信信号を周波数の低いベースバンド信号に変換するダウンコンバート回路107、受信ベースバンド信号(アナログ信号)をディジタル信号に変換するAD変換回路108、受信信号からガード・インターバルを除去するガード・インターバル除去回路109、時間軸情報を周波数軸情報に変換するためのFFT回路110、インタリーブ&マッピング処理回路102と逆の処理を行なうデマッピング&デインタリーブ回路111、復元されたパリティビットを用いて受信データの誤りを訂正するFECデコーダ回路112などを備え、単結晶シリコンのような1個の半導体基板上に形成される。ただし、アップコンバート回路106とダウンコンバート回路107が別の半導体集積回路として構成される場合にも本発明を適用することができる。
【0013】
OFDM変調では、多数の副搬送波を用い全搬送波に対して逆フーリエ変換で一括して変調処理を行なうが、伝送中、特定の周波数帯域に発生する雑音波は送信データにバースト誤りを生じさせるので、この特定周波数帯の雑音波によるバースト誤りを回避するため、上記インタリーブ&マッピング処理回路102において、連続する送信データのうち隣同士のデータを隣接する副搬送波に配置しないようにするインタリーブ処理が行なわれる。
【0014】
また、高いビルなどの障害物が多い都会ではビル壁面の反射などによりマルチパスが発生し受信信号は遅延時間の異なる複数の信号(いわゆるゴースト)が加算された信号になるため、上記ガード・インターバル挿入回路104において、送信信号の各有効シンボル間に1シンボル信号の末尾の部分を緩衝領域として付け加える処理が行なわれる。
【0015】
本実施例の無線LAN用LSIにおいては、DA変換回路105とAD変換回路108にそれぞれ誤差校正回路CAL1,CAL2が設けられているとともに、DA変換回路105とAD変換回路108との間にDA変換回路105の出力信号をAD変換回路108の入力端子に直接供給するための直結パスPS1とスイッチSW1が設けられている。
【0016】
また、テスト時にIFFT回路103から所定の周波数の信号を出力させるための指令コードを生成する指令コード生成回路121やインタリーブ&マッピング処理回路102からのコード(どの周波数の信号をどの程度のレベルで出力するか指定するコード)に代えて上記指令コードをIFFT回路103に供給する切替えスイッチSW2と、該切替えスイッチSW2の制御信号や通常動作時にはオフ状態される上記スイッチSW1をテストモード時にオンさせる制御信号を生成したり、FFT回路110における解析結果に基づいてDA変換回路105とAD変換回路108の誤差を校正させるような信号を生成して上記誤差校正回路CAL1,CAL2に与えるテスト制御&調整回路120が設けられている。
【0017】
上記誤差校正回路CAL1,CAL2には、テスト制御&調整回路120から供給される調整制御信号を保持するレジスタを設けるようにすると良い。レジスタの代わりに調整情報を記憶する不揮発性メモリまたは不揮発性メモリとレジスタを設けるようにしても良い。さらに、誤差校正回路CAL1,CAL2にそれぞれレジスタまたはメモリを設ける代わりに、誤差校正回路CAL1とCAL2の調整情報を共通のメモリに記憶するようにしてもよい。その場合、記憶されている調整情報をシステム立上り時等にメモリから誤差校正回路CAL1,CAL2に供給させるようにすると良い。
【0018】
テスト制御&調整回路120により誤差校正回路CAL1,CAL2に与える信号を生成する代わりに、FFT回路110における解析結果をチップ外部へ出力し、外部からDA変換回路105とAD変換回路108の誤差を最小にさせるような信号をトリミング用のパッド等から誤差校正回路CAL1,CAL2に与えるようにしてもよい。指令コード生成回路121は、例えば各々入力端子が配線により電源電圧Vccまたは接地電位のいずれかに固定された所定ビット数分のインバータあるいは単に電源電圧Vccまたは接地電位のいずれかに接続された配線などから構成することができる。
【0019】
FFT回路110の解析結果をチップ外部へ出力させるようにする場合、その外部端子は、図1に破線で示すように受信データの出力端子P4を兼用させても良いが、専用の端子を設けて出力したり、図2に示すように、外部のマイクロプロセッサなどのシステム制御装置からの指示(コマンド)を受けてチップ内部を制御するシーケンサなどの内部制御回路130を有し、該内部制御回路130と外部のマイクロプロセッサとがバスを介して接続される場合には、バスとの接続を行なうバスインタフェース回路123を介してFFT回路110による解析結果を出力させるように構成しても良い。
【0020】
特に制限されるものでないが、本実施例では、DA変換回路106としてサーモメータコード・カレントモード型のDA変換回路が使用され、AD変換回路109としてパイプライン型AD変換回路が使用されている。ここで、サーモメータコード・カレントモード型のDA変換回路は、図3に示すように、重み電流源の代わりに同一電流値の単位電流源Icを複数設けておいて、ディジタル入力値に応じてそれらの電流源の電流を加算して電流−電圧変換用抵抗Rcに流して電圧値として出力するものであり、各電流源間の電流のばらつきが小さいため精度の高いDA変換結果が得られる回路である。
【0021】
パイプライン型AD変換回路は、図4に示すように、複数のAD変換回路ADCと複数のDA変換回路DACを交互に配置して、各段のAD変換回路の前段にはサンプルホールド回路SHを、また各段のDA変換回路の次段には減算器SUBと設けて、AD変換回路の出力を直ちにDA変換してその値と入力値とを引き算することでAD変換回路の誤差を次段のAD変換回路でAD変換して出力するように構成したものである。パイプライン型AD変換回路では、次段へDA変換値を出力するとそれがサンプルホールド回路で保持されるため次のAD変換を開始することができ、一旦AD変換が開始されるとパイプライン式に次々とAD変換結果が得られるため、変換時間はAD変換回路一段当たりの遅延時間に等しく高速でAD変換を行なうことができる。
【0022】
図1の実施例では、スイッチSW1をオンさせてDA変換回路105の出力を直結パスPSを通してAD変換回路108に入力させる状態で、IFFT回路103によりテスト用の信号を発生させて、AD変換回路108の出力をFFT回路110で解析することでDA変換回路105とAD変換回路108の誤差を検出し、誤差校正回路CAL1,CAL2により誤差を校正させることが可能となるが、DA変換回路105の誤差とAD変換回路108の誤差が互いに逆の方向に生じている場合、それぞれの誤差が相殺されて恰も誤差がないように見える場合があることが予想される。
【0023】
このような場合、先ず外部から直接AD変換回路108にテスト用のアナログ信号を入力させてAD変換回路108の誤差の検出と校正を行なった後に、DA変換回路105の出力を直結パスPSを通してAD変換回路108に入力させ、DA変換回路105の誤差の検出と校正を行なうことが考えられるが、その場合にはテスト用のアナログ信号を入力させるための端子や精度の高いテスト用のアナログ信号を生成する高性能のテスタが必要になるという不具合がある。
【0024】
しかるに、DA変換回路106として図3に示すようなサーモメータコード・カレントモード型のDA変換回路を使用し、AD変換回路109として図4に示すようなパイプライン型AD変換回路を使用した場合には、サーモメータコード・カレントモード型のDA変換回路は図5(A)に示すような実特性を、またパイプライン型AD変換回路は図5(B)に示すような実特性を有するので、ある入力値に対しては互いの誤差が相殺されたとしても他の入力値に関しては誤差が重畳されるようになる。そのため、DA変換回路105の出力をAD変換回路108に入力させて解析を行なったとしても誤差の検出および校正が可能であり、テスト用の信号を入力するための端子や高性能のテスタも不要とすることができる。
【0025】
図6には、本発明を適用した無線LAN用LSIの第2の実施例を示す。図6において、図1と同一の符号が付されている回路ブロックは同一の機能を有する回路である。なお、本実施例では、図1に示されている指令コード生成回路121はテスト制御&調整回路120に含まれており、IFFT回路103に対してどのような周波数の信号を出力させるか指示する指令コードはテスト制御&調整回路120から供給される。
【0026】
この実施例においては、DA変換回路105の出力をAD変換回路108に入力させる直結パスPS1上にスイッチSW1の他、ロウパス・フィルタ124および切替えスイッチSW3が設けられているとともに、IFFT回路103の出力をGI挿入回路104を通さずにDA変換回路105に供給するためのバイパスPS2と、切替えスイッチSW4およびAD変換回路108の出力をGI除去回路109を通さずにFFT回路110に供給するためのバイパスPS3と、切替えスイッチSW5とが設けられている。
【0027】
ロウパス・フィルタ124はこのDA変換回路105の出力の歪み成分すなわち高調波成分を除去するために設けたものである。このロウパス・フィルタ124を設けたことにより生じる隣接するシンボル間の緩衝を回避するため、テスト時にIFFT回路103から出力されるテスト信号は単一周波数の信号(正弦波)とするのが望ましい。また、テスト信号を単一周波数の信号とすることにより、ロウパス・フィルタ124としては、チャンネルフィルタに比べてカットオフ周波数が大幅に低いものを使用することができる。
【0028】
なお、図6のシステム全体を一つの半導体チップ上に形成する場合、ロウパス・フィルタ124はチップ上に形成しても良いが、外付けの容量素子と抵抗素子または外付けの容量素子とオンチップの抵抗素子とで構成あるいはテスタに備わるフィルタを利用するようにしてもよい。その場合、フィルタを構成する素子またはテスタが接続される外部端子が設けられる。
【0029】
次に、この実施例の無線LAN用LSIの動作を説明する。信号の送受信を行なう通常動作モードでは、図6に実線で示されているように、スイッチSW1はオフされるとともに、スイッチSW4およびSW5はそれぞれGI挿入回路104とGI除去回路109の入力側に切り替えられる。これにより、直結パスPS1が遮断され、DA変換回路105の出力がAD変換回路108に入力されないようにされる。
【0030】
第1の測定モードでは、図6に破線で示されているように、スイッチSW1はオンされるとともに、スイッチSW4およびSW5はそれぞれ信号をGI挿入回路104とGI除去回路109をバイパスさせるように切り替えられる。また、スイッチSW3はDA変換回路105の出力をロウパス・フィルタ124を通してAD変換回路108に入力させる側に切り替えられる。信号をGI挿入回路104とGI除去回路109をバイパスさせることにより、ガード・インターバルが付加されていない信号について測定を行なうことができる。測定時にIFFT回路103から単一周波数のテスト信号を発生させるようにした場合、ガード・インターバルが付加されないことによりテスト信号は連続したアナログ正弦波とすることができる。
【0031】
上記ような経路でテスト信号がAD変換回路108に入力されている状態でAD変換回路108から出力される信号をFFT回路110で解析し、テスト制御&調整回路120が解析結果に基づいて誤差校正回路CAL2に調整信号を送ってAD変換回路108の誤差が最小になるように特性を調整する。その後、次に述べるような第2測定モードに移行する。
【0032】
第2の測定モードでは、図6に破線で示されているように、スイッチSW1はオンされるとともに、スイッチSW4およびSW5はそれぞれ信号をGI挿入回路104とGI除去回路109をバイパスさせるように設定維持される。また、スイッチSW3は、図6に破線で示されているように、DA変換回路105の出力を、ロウパス・フィルタ124を通さずにAD変換回路108に入力させる側に切り替えられる。ロウパス・フィルタ124を通さないようにするのは、DA変換回路105の出力信号の全情報をAD変換回路108に供給するためである。
【0033】
AD変換回路108は第1測定モードで既に特性が校正されているため、上記のようにスイッチSW3を切り替えることにより、FFT回路110に入力される信号に含まれる誤差はほぼDA変換回路105の誤差のみとみなすことができる。従って、AD変換回路108から出力される信号をFFT回路110で解析し、テスト制御&調整回路120が解析結果に基づいて誤差校正回路CAL1に調整信号を送ってDA変換回路105の誤差が最小になるように特性を調整することができる。
【0034】
本実施例の無線LAN用LSIにおいては、DA変換回路105の特性誤差とAD変換回路108の特性誤差が互いに相殺し合うような回路を使用している場合にも、以上の手順により特性の測定と校正を行なうことによって、DA変換回路105とAD変換回路108の両方のアナログ回路の特性を校正することができる。
【0035】
なお、ロウパス・フィルタ124として遮断周波数が十分に急峻なものを使用できる場合には、テスト信号として例えば奇数次高調波を多く含む矩形波を使用するのが望ましい。これにより、DA変換回路105の特性誤差の予測が容易となる。DA変換回路105とAD変換回路108の特性の測定、校正では、上記のように先ずDA変換回路105の出力をロウパス・フィルタ124を通して奇数次高調波成分を除去し、基本波のみAD変換回路108に入力してAD変換回路108の特性を校正する。
【0036】
それから、奇数次高調波成分を含むテスト信号をDA変換回路105で変換した出力をロウパス・フィルタ124を通さずにそのままAD変換回路108に入力させる。矩形波テスト信号の高調波歪みの発生の仕方は理論的に求めることができるので、テスト制御&調整回路120に理論値を記憶させておいて、FFT回路110で解析された実測値と理論値との差を算出することによりDA変換回路105の特性誤差を容易に知ることができる。
【0037】
図7には、本発明を適用した無線LAN用LSIの第3の実施例を示す。
この実施例は、IFFT回路103によりテスト信号を発生させる代わりに、専用の簡易テスト信号発生回路126を設け、テスト制御&調整回路120からの制御信号で制御するようにしたものである。それ以外の構成は図6と同様であるので、重複した説明は省略する。
【0038】
簡易テスト信号発生回路126は、例えばアナログ正弦波のテスト信号を発生したい場合には正弦波の波形データを記憶したメモリにより、また発生するテスト信号が三角波で良い場合にはアップダウンカウンタにより構成することができる。さらに、シフトレジスタを回して所定のパターンを発生するパターン発生回路などを簡易テスト信号発生回路126として用いるようにしても良い。
簡易テスト信号発生回路126を設ける方が制御回路を簡略化することができる場合や、インタリーブ&マッピング回路102とIFFT回路とが密接な関係に構成されていてテスト信号を発生させる指令コードを挿入するのが難しい場合があるので、そのような場合に本実施例を適用すると良い。
【0039】
図8には、本発明を適用した無線LAN用LSIの第4の実施例を示す。
通信システムにおいては、受信信号のEVM(エラー・ベクトル・マグニチュード)を検出して受信シンボルの判定レベルを変更したりすることがある。本実施例は、FFT回路110の解析結果からEVMを評価するEVM評価回路113が設けられた無線LAN用LSIにおいて、EVM評価回路113による評価結果に基づいてDA変換回路105とAD変換回路108の特性誤差を校正するようにものである。
【0040】
ここで、EVMは、受信シンボルの送信シンボルからのずれすなわち送信シンボルと受信シンボルとのベクトル差であり、これには伝送路での歪みの他に、DA変換回路105やAD変換回路108の特性誤差が含まれるので、EVMが最小になるように誤差校正回路CAL1,CAL2を調整することにより、DA変換回路105とAD変換回路108の特性誤差を校正することができる。しかも、既に設けられているEVM評価回路113を利用するので、チップにDA変換回路105やAD変換回路108の特性測定機能を持たせる場合における回路のオーバーヘッドを少なくし、チップサイズの増大を抑えることができるという利点がある。検出されたEVMは、それをチップ外部へ出力させることでマイクロプロセッサが受信状態を判定し、通信速度を落としたり使用チャネルや周波数帯を変更したりするのにも利用することができる。
【0041】
図9には、本発明を適用した無線LAN用LSIの第5の実施例を示す。
通信システムにおいては、受信信号のBER(ビット・エラー・レート)を検出してそれをチップ外部へ出力してマイクロプロセッサが受信状態に応じて通信速度を落としたり、使用チャンネルや周波数帯を変更したりすることが考えられる。本実施例は、FECデコーダ回路110でのエラー訂正処理過程で得られる情報からBERを評価するBER評価回路114が設けられた無線LAN用LSIにおいて、BER評価回路114による評価結果に基づいてDA変換回路105とAD変換回路108の特性誤差を校正するようにものである。
【0042】
ここで、BERは、受信データに含まれるエラーの量すなわちエラー発生率であり、これには伝送路でのノイズの影響の他に、DA変換回路105やAD変換回路108の特性誤差が含まれるので、BERが最小になるように誤差校正回路CAL1,CAL2を調整することにより、DA変換回路105とAD変換回路108の特性誤差を校正することができる。しかも、既に設けられているBER評価回路114を利用するので、チップにDA変換回路105やAD変換回路108の特性測定機能を持たせる場合における回路のオーバーヘッドを少なくし、チップサイズの増大を抑えることができるという利点がある。
【0043】
なお、EVM評価回路113とBER評価回路114の両方を備えるLSIおいては、EVM評価回路113の評価結果を用いてDA変換回路105とAD変換回路108の特性誤差を校正する方が、BER評価回路114の評価結果を用いて校正を行なう場合よりも精度の高い校正が可能である。さらに、両方の評価結果を用いて校正する方がより精度が向上する。ただし、両方の評価、校正処理を行なうと時間がかかる上、BER評価回路114の評価結果を用いて校正を行なうように構成する方が、EVM評価回路113の評価結果を用いて校正を行なうように構成する場合よりも付加すべき回路の量が少ない。従って、それぞれの方式の特徴を考えていずれの校正方式を採用するか両方を採用するか決定するのが望ましい。
【0044】
図10には、本発明を適用した無線LAN用LSIの変形例を示す。上記第1〜第5の実施例においては、DA変換回路105とAD変換回路108が一組しか示されていないが、RF送信信号を発生するため、位相が90°ずれた発振信号を用いた直交変調が行なわれる。具体的には、図10のように、ベースバンド信号にはI信号とQ信号があり、それぞれに対応して2組のDA変換回路105A,105BとAD変換回路108A,108Bが設けられている。
【0045】
そして、送信側ではDA変換後のI信号とQ信号で互いに位相が90°ずれたローカル発振信号φ1,φ2をそれぞれミキサMIX1,MIX2にて直交変調しかつアップコンバートした後、加算器ADDで合成し出力パワーアンプPAで増幅する。また、受信側では、ロウノイズアンプLNAで増幅された受信信号をミキサMIX3,MIX4でダウンコンバートしかつI信号とQ信号に分離し、AD変換回路108A,108Bでディジタル信号に変換するように構成される。なお、LPFは不要波やノイズを除去するロウパス・フィルタ、PGAは利得制御可能な可変利得アンプである。
【0046】
図10は、ベースバンド信号をI信号とQ信号レベルまで落として表わしたときのDA変換回路105A,105BとAD変換回路108A,108Bとの間の直結パスと切替えスイッチの構成の仕方の一例が示されている。
具体的には、DA変換回路105A,105BとAD変換回路108A,108Bとの間には、I信号に対応するDA変換回路105AとAD変換回路108A、Q信号に対応するDA変換回路105BとAD変換回路108Bをそれぞれ直結するパスの他に、I信号側とQ信号側の回路を互いに交差結合するための直結パスが設けられるとともに、各パスには切替えスイッチSWa1,SWb1およびSWa2,SWb2が設けられている。
これにより、DA変換回路105Aの出力をAD変換回路108A,108Bのいずれにも入力させることができるとともに、各AD変換回路108A,108BにはDA変換回路105Aと105Bのいずれの出力も選択入力できるように構成されている。
【0047】
かかる構成において、例えば図10に実線で示されているように先ず各スイッチSWa1〜SWb1の接続を切替え設定することにより、DA変換回路105Aの出力をAD変換回路108Aと108Bに共通に入力させた状態で特性の測定とDA変換回路105AとAD変換回路108A,108Bの誤差校正を実施する。次に、図10に破線で示すように、スイッチSWb1のみ切り替え、DA変換回路105Aの出力をAD変換回路108Aに、またDA変換回路105Bの出力をAD変換回路108Bに入力させて、調整済みのAD変換回路108A,108Bを用いてDA変換回路105Aと105Bの特性誤差の校正を行なう。
【0048】
上記のように、DA変換回路105Aの出力をAD変換回路108Aと108Bに共通に入力させた状態でAD変換回路108A,108Bの校正を実施することにより、I信号側とQ信号側のAD変換回路の誤差を同じように校正することができ、両者のバランスをとることができる。つまり、AD変換回路108Aと108Bが同じ誤差を有しDA変換回路105A,と105Bが異なる誤差を有する場合に、DA変換回路105Aの出力をAD変換回路108Aに、またDA変換回路105Bの出力をAD変換回路108Bに入力してI信号側とQ信号側で別々に校正を行なうと、AD変換回路108Aと108Bの調整量が異なってしまうが、本実施例に従うと両者の調整量を同じにすることができ、I信号側とQ信号側の特性のバランスを良好にすることができる。
【0049】
上記のようなやり方の代わりに、DA変換回路105Bの出力をAD変換回路108Aと108Bに共通に入力させるように各スイッチSWa1〜SWb1の接続を設定した状態でDA変換回路105BとAD変換回路108A,108Bの校正を実施した後、スイッチSWa1のみ切り替え、DA変換回路105Aの出力をAD変換回路108Aに、またDA変換回路105Bの出力をAD変換回路108Bに入力させて、調整済みのAD変換回路108A,108Bを用いてDA変換回路105Aと105Bの特性誤差の校正を行なうようにしても良い。
【0050】
図11には、本発明を適用した無線LAN用LSIの第6の実施例を示す。この実施例では、図1に示されているIFFT回路103よりも前段の回路101,102およびFFT回路110よりも後段の回路111,112並びにGI挿入回路104とGI除去回路109は図示が省略されている。特性測定・誤差校正時には、FFT回路110に対して、GI除去回路109でガード・インターバルが除去された信号もしくはGI挿入回路104とGI除去回路109をバイパスした信号が入力される。
【0051】
この実施例は、DA変換回路105の後段に設けられるロウパス・フィルタやアンプなどのアナログ回路の特性誤差を校正するようにしたものである。現在の半導体集積回路の製造プロセスにおいては、半導体チップ上に形成される容量や抵抗はトランジスタに比べてばらつきが大きいため、フィルタ回路をDA変換回路などと共に同一の半導体チップ上に形成した場合、フィルタの特性ばらつきが大きくなる。また、可変利得アンプPGAの誤差の影響も大きい。
【0052】
そこで、本実施例では、送信側のロウパス・フィルタLPF1と受信側のロウパス・フィルタLPF2および可変利得アンプPGAに誤差校正回路を設けて特性を調整可能に構成しておくと共に、送信側のロウパス・フィルタLPF1の後段に該フィルタを通過した信号を受信側の可変利得アンプPGAの入力に直接供給するための直結パスPS4とスイッチSW6を設けている。また、直結パスを通過した信号をAD変換した後にFFT回路110で周波数解析して、その解析結果から特性の誤差を算出しロウパス・フィルタLPF1,LPF2および可変利得アンプPGAの特性を調整するための信号を生成する特性評価・調整制御回路128を設けている。
【0053】
さらに、本実施例では、FFT回路110への入力を通常動作時の2倍にして測定感度を向上させるためのFFT入力補完制御回路129が設けられている。ロウパス・フィルタLPF1,LPF2は、使用する搬送波の周波数帯よりも高い周波数の成分をカットするように設計されるが、フィルタ特性のばらつきは、図12(B)に示すように、主として高周波領域でのゲインばらつきとして現われる。一方、FFT回路110は使用可能な周波数帯の信号を扱えるように設計されるため、フィルタ特性のばらつきは、FFT回路110の扱える周波数範囲の上限付近に偏っており、FFT回路110によるフィルタ特性のばらつきの検出感度は中央付近に比べて低いので、ばらつきを正確に検出できない場合が考えられる。
【0054】
そこで、本実施例では、FFT入力補完制御回路129を設けてFFT回路110への入力を通常動作時の2倍にして測定感度を向上させるようにしている。具体的には、図13に示すように、調整モード時には通常動作時に比べて2倍の速度でFFTにデータが入力されるとともに、同一のデータが2度ずつ入力される。このような動作は、例えばFFT回路110を通常動作時の2倍の周波数のクロックで動作させることで可能である。
【0055】
このようにすると、FFT回路110への入力の周波数が見かけ上1/2に圧縮されるため、図12(B)に示すように、FFT回路から見たロウパス・フィルタLPF1,LPF2のカットオフ領域が、FFTが扱える周波数範囲の中央付近に移動するため、フィルタの特性バラツキに対する測定感度が向上し精度の高い調整が可能となる。なお、図12(A)における各矢印はDA変換回路105の出力を、また図12(B)における各矢印はFFTの出力を表わしている。
【0056】
次に、本発明の応用例を、図14を用いて説明する。この応用例は、アナログ信号をディジタル信号に変換して処理するシステムにおいて、AD変換回路を複数個設けて入力信号を時分割でAD変換処理させ、マルチプレクサで時系列データに並べ換えることで低速のAD変換回路であっても高速でAD変換処理できるようにしたシステムに本発明を適用した場合の例である。かかる構成は、通信システムで受信信号を処理する場合のみならずディジタルカメラで画像データを処理する場合などにも適用することができる。
【0057】
図14に示されているように、アナログ入力信号を処理するフィルタやアンプなどからなるアナログフロントエンド部200より入力された信号は、切替えスイッチSW10によりAD変換回路208A,208Bに交互に振り分けられ、時分割でAD変換される。変換された信号はマルチプレクサ209により交互に取り出されてディジタル処理回路230に供給される。
【0058】
この実施例においては、AD変換回路208A,208Bにそれぞれオフセットおよびゲインを調整可能な誤差校正回路CAL1,CAL2が設けられている。これとともに、アナログ正弦波信号のようなテスト用のアナログ信号TESTを発生するテスト信号発生回路226と、本来のアナログ入力信号SIGの代わりにテスト用のアナログ信号TESTをAD変換回路208A,208Bに供給する切替えスイッチSW11,SW12と、マルチプレクサ209からディジタル処理回路230に供給される信号を周波数解析するFFT回路210と、FFT回路210による解析結果に基づいてAD変換回路208A,208Bの特性を評価し、誤差を少なくするように上記誤差校正回路CAL1,CAL2に対して調整信号を生成して供給する特性評価・調整制御回路220と、AD変換回路208A,208Bの動作クロック信号CLKを遅延させると共にその遅延時間を変更可能な可変遅延回路240とが設けられている。
【0059】
上記特性評価・調整制御回路220は、FFT回路210による解析結果に基づいて可変遅延回路240における遅延時間も調整する制御信号も生成可能に構成されている。可変遅延回路240における遅延時間を調整することにより、位相誤差を校正することができる。
【0060】
図15には、AD変換回路208Aと208Bに特性誤差がない場合におけるテスト信号TESTと、AD変換回路208A,208Bの出力と、マルチプレクサ209の出力のタイミングが示されている。また、図16(A)〜(C)には、AD変換回路208Aと208Bにオフセット誤差がある場合と、AD変換回路208Aと208Bにゲイン誤差がある場合と、AD変換回路208Aと208Bに位相誤差がある場合におけるAD変換回路208A,208Bの出力データをアナログ値として示した変化パターンがそれぞれ示されている。
【0061】
さらに、図17(A)〜(C)には、AD変換回路208Aと208Bにオフセット誤差(0.3V)がある場合と、AD変換回路208Aと208Bにゲイン誤差(30%)がある場合と、AD変換回路208Aと208Bに位相誤差(90°)がある場合におけるFFT回路210の出力の変化パターンがそれぞれ示されている。なお、図17(A)〜(C)は、特に制限されるものでないが、AD変換回路208Aと208Bのサンプリング数が1周期当たり64回である場合を示している。
【0062】
図17より、AD変換回路208Aと208Bにオフセット誤差がある場合にはエラーがFFT結果のN/2ポイント目に集中して現われ、AD変換回路208Aと208Bにゲイン誤差がある場合と位相誤差がある場合にはエラーが(N/2)±1ポイント目に集中して現われる。従って、N/2ポイント目のレベルを評価関数とすることによりAD変換回路208Aと208B間のオフセット誤差を調整することが可能となることが分かる。
【0063】
一方、ゲイン誤差がある場合と位相誤差については、いずれも(N/2)±1ポイント目にエラーが集中するため両者を区別することはできないが、FFT回路210の出力をゲイン誤差と位相誤差の変数として図示すると、図18のようになる。
【0064】
図18を参照すると明らかなように、FFTの出力値が最小となるポイントは、ゲイン誤差と位相誤差が共に「0」となる点である。従って、(N/2)±1ポイント目のレベルを評価関数として、ゲイン誤差が小さくなる方向への調整と位相誤差が小さくなる方向への調整とを交互に繰返し行なうことにより、AD変換回路208Aと208Bの特性を最終的にFFTの出力値が最小となるポイントに近づけることができる。
【0065】
なお、図14の応用例では誤差検出のためにFFT回路を設けているが、N/2ポイント目と(N/2)±1ポイント目のレベルのみを評価対象として評価するシステムはFFT回路でなく掛け算器と加算器を組み合わせたような比較的簡単な回路で構成することが可能である。
【0066】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例では、FFTの解析結果に基づいてテスト制御&調整回路120からDA変換回路やAD変換回路に設けられている誤差校正回路CAL1,CAL2に調整制御信号を送るようにしているが、誤差校正回路CAL1,CAL2がヒューズの切断により誤差を校正するような回路で構成する場合には、FFTの解析結果をチップ外部へ出力させ、レーザ照射装置等がそれに基づいてヒューズの切断を行なうように構成しても良い。
【0067】
また、ヒューズの代わりにチップ内部にフラッシュメモリのような不揮発性メモリを設けて、FFTの解析結果に基づくDA変換回路やAD変換回路の誤差校正情報を不揮発性メモリに記憶させて出荷するようにしても良い。さらに、DA変換回路やAD変換回路の誤差校正情報を記憶する不揮発性メモリは、DA変換回路やAD変換回路、FFT等が形成された通信用LSIチップでなく、他のメモリであっても良い。
【0068】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、DA変換回路やAD変換回路のようなアナログ回路およびFFT回路を内蔵した通信用半導体集積回路において、着目するアナログ回路の通常動作に悪影響を与える付加回路を設けることなく、内蔵FFT回路を利用して内蔵アナログ回路を高い精度で評価することができるようになる。
【0069】
また、DA変換回路やAD変換回路のようなアナログ回路およびFFT回路を内蔵した通信用半導体集積回路において、高性能のアナログテスタを用いることなくアナログ回路を高い精度で評価することができ、さらにその評価結果に基づいてアナログ回路の特性誤差を校正することができるようになるという効果がある。
【図面の簡単な説明】
【図1】本発明を適用して好適なIEEE802.11a規格に従った無線LANシステムに使用される通信用LSIの第1の実施例を示すブロック図である。
【図2】第1の実施例の通信用LSIの変形例を示すブロック図である。
【図3】実施例の通信用LSIに内蔵されるDA変換回路の具体的な回路例を示す回路図である。
【図4】実施例の通信用LSIに内蔵されるAD変換回路の具体的な回路例を示す回路図である。
【図5】図5(A)は図3のDA変換回路の誤差特性、図5(B)は図4のAD変換回路の誤差特性を示す特性図である。
【図6】本発明を適用して好適なIEEE802.11a規格に従った無線LANシステムに使用される通信用LSIの第2の実施例を示すブロック図である。
【図7】IEEE802.11a規格に従った無線LANシステムに使用される通信用LSIの第3の実施例を示すブロック図である。
【図8】IEEE802.11a規格に従った無線LANシステムに使用される通信用LSIの第4の実施例を示すブロック図である。
【図9】IEEE802.11a規格に従った無線LANシステムに使用される通信用LSIの第5の実施例を示すブロック図である。
【図10】IEEE802.11a規格に従った無線LANシステムに使用される通信用LSIの変形例を示すブロック図である。
【図11】IEEE802.11a規格に従った無線LANシステムに使用される通信用LSIの第6の実施例を示すブロック図である。
【図12】第6の実施例におけるロウパス・フィルタの特性とFFT回路のサンプリング周波数の変更による見かけ上のロウパス・フィルタの特性を示す周波数特性図である。
【図13】第6の実施例におけるFFT回路の通常動作時とテスト時のサンプリングタイミングの関係を示すタイミングチャートである。
【図14】本発明の他の応用例を示すブロック図である。
【図15】図14の応用例における、DA変換回路とAD変換回路およびマルチプレクサの出力タイミングを示すタイミングチャートである。
【図16】(A)〜(C)は、図14の応用例において2つのAD変換回路208Aと208Bにオフセット誤差がある場合と、ゲイン誤差がある場合と、サンプリングタイミングに位相誤差がある場合におけるAD変換回路208A,208Bの出力データの変化パターンを示す説明図である。
【図17】(A)〜(C)は、図14の応用例において2つのAD変換回路208Aと208Bにオフセット誤差(0.3V)がある場合と、ゲイン誤差(30%)がある場合と、位相誤差(90°)がある場合におけるFFT回路の出力の変化パターンの特徴を示す説明図である。
【図18】図14の応用例において2つのAD変換回路208Aと208Bにゲイン誤差(30%)と位相誤差(90°)がある場合におけるFFT回路の出力を、ゲイン誤差と位相誤差を変数として表わしたグラフである。
【符号の説明】
101 FECエンコーダ
102 インタリーブ&マッピング処理回路
103 IFFT回路(逆高速フーリエ変換回路)
104 ガード・インターバル挿入回路
105 DA変換回路
106 アップコンバート回路
107 ダウンコンバート回路
108 AD変換回路
109 ガード・インターバル除去回路
110 FFT回路(高速フーリエ変換回路)
111 デマッピング&デインタリーブ回路
112 FECデコーダ回路
120 テスト制御&調整回路
121 指令コード生成回路
123 バスインタフェース回路
124 ロウパス・フィルタ
126 簡易テスト信号発生回路
128 特性評価・調整制御回路
129 FFT入力補完制御回路
130 内部制御回路
CAL1,CAL2 誤差校正回路
【発明の属する技術分野】
本発明は、DA変換回路とAD変換回路およびFFT(高速フーリエ変換)回路を内蔵した通信用半導体集積回路およびその特性評価技術さらにはDA変換回路やAD変換回路の特性誤差校正技術に関し、例えばIEEE802.11a規格に従った無線LANシステムに使用される通信用半導体集積回路およびそれを用いた送受信システムに利用して有効な技術に関する。
【従来の技術】
従来、DA変換回路やAD変換回路などのアナログ回路が内蔵された半導体集積回路において、DA変換回路やAD変換回路をテストしてその性能を評価する場合、回路の特性を測定するために信号を取り出す信号線や信号を増幅するためのバッファアンプ等の回路を付加する必要がある。そのため、チップサイズが増大したり、付加した信号線によりDA変換回路やAD変換回路の特性が変化してしまい、正確な測定ができないという不具合がある。また、内蔵アナログ回路の特性を測定するため高性能なテスタが必要であった。
【0002】
そこで、DA変換回路やAD変換回路などのアナログ回路とディジタル波形生成回路などのディジタル回路を内蔵したアナログ・ディジタル混載の半導体集積回路において、例えば、DA変換回路の出力端子をAD変換回路の入力端子に接続可能に構成しておいて、ディジタル回路内のメモリに格納されているテスト用データおよびテスト信号生成プログラムを用いて、ディジタル波形生成部で波形データを生成する。そして、その波形データをDA変換回路に入力してアナログ信号に変換した後、そのアナログ出力をAD変換回路に入力してディジタル信号に変換し、その出力データをディジタル回路に帰還させて期待値データと比較してその結果を外部へ出力させてテスタで判定するようにした発明が提案されている(例えば特開平8−68833号公報)。
【0003】
【発明が解決しようとする課題】
上記先願のテスト方法によれば、アナログ回路の評価をディジタル・テスタで行なうことができるため、テスト時間の短縮、テストコストの低減などの効果が得られる。しかしながら、上記先願のテスト方法は、DA変換回路のテストは可能であるがAD変換回路をテストするには精度の高いアナログ信号を生成して入力することができる高性能なテスタが別途必要になる。
【0004】
また、チップ内部でDA変換回路の出力をAD変換回路に入力してテストする場合、製造バラツキによりDA変換回路での特性のずれとAD変換回路での特性のずれが互いに逆の方向でしかも丁度同じ大きさであった場合には、誤差が打ち消し合ってAD変換回路の出力を見る限り正しい値が得られることになるため、それぞれの回路の誤差を検出することができないという問題点がある。
【0005】
一方、DA変換回路やAD変換回路の他にDSP(ディジタル・シグナル・プロセッサ)を備えた半導体集積回路において、DA変換回路とAD変換回路との間に接続手段を設け、メモリから基準アナログ信号に相当する一連のディジタルデータを読み出してDA変換回路に与え、DA変換回路の出力をAD変換回路でAD変換し、その出力をDSPで高速フーリエ変換することでDA変換回路およびAD変換回路の特性を測定するようにした発明が提案されている(特開平5−297061号公報)。
【0006】
しかしながら、この先願発明の半導体集積回路においては、DSPはもともと高速フーリエ変換を行なうために設けられているものではないため、テストの際にDSPにより高速フーリエ変換するためのテストプログラムをDSPにロードさせなくてはならないとともに、DSPによる高速フーリエ変換は専用の高速フーリエ変換回路(以下、FFT回路と称する)による処理よりも時間がかかるという不具合がある。また、この先願発明はDSPによりDA変換回路およびAD変換回路の特性を測定し期待値と比較して良否判定を行なうものであり、DA変換回路やAD変換回路の特性誤差を校正することまでは行なっていない。そのため、テストの効率は良くなるものの半導体集積回路の歩留まりを高くすることはできない。
【0007】
この発明の目的は、DA変換回路やAD変換回路のようなアナログ回路およびFFT回路を内蔵した通信用半導体集積回路において、アナログ回路の通常動作に悪影響を与える付加回路を設けることなく、内蔵アナログ回路の特性を評価することができるテスト技術を提供することにある。
この発明の他の目的は、アナログ回路およびFFT回路を内蔵した通信用半導体集積回路において、FFT回路を利用して内蔵アナログ回路を高い精度で評価することができるテスト技術を提供することにある。
この発明の他の目的は、アナログ回路およびFFT回路を内蔵した通信用半導体集積回路において、高性能のアナログテスタを用いることなく内蔵アナログ回路を高い精度で評価することができるテスト技術を提供することにある。
この発明のさらに他の目的は、アナログ回路およびFFT回路を内蔵した通信用半導体集積回路において、FFT回路を利用して内蔵アナログ回路を高い精度で評価し、その評価結果に基づいてアナログ回路の特性を調整することができる回路調整技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【0008】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、DA変換回路とAD変換回路およびFFT回路を内蔵した通信用半導体集積回路において、DA変換回路の出力をAD変換回路に入力させる信号パスとスイッチ(接続手段)を設け、DA変換回路に例えば単一周波数の正弦波のようなアナログテスト信号を入力してDA変換させ、その変換出力をAD変換回路へ入力してAD変換させた出力をFFT回路で解析してその解析結果に基づいてDA変換回路とAD変換回路の特性誤差を校正するようにしたものである。
【0009】
上記した手段によれば、DA変換回路の出力をAD変換回路へ入力させて内蔵のFFT回路で評価を行なうことができるため、通常動作に悪影響を与える付加回路を設けたり高性能のアナログテスタを用いたりすることなく、DA変換回路やAD変換回路の特性を評価することができる。また、DA変換回路やAD変換回路に誤差校正回路を設けておけば、FFT回路の評価結果に基づいてチップ内部で自動的に特性誤差を校正させることができるようになる。
【0010】
また、DA変換回路とAD変換回路の特性評価と誤差の校正においては、先ずAD変換回路の特性誤差を校正してからDA変換回路の特性誤差を構成させるようにする。これにより、DA変換回路での信号のずれとAD変換回路での信号のずれが互いに逆の方向でしかも丁度同じ大きさである場合にも、DA変換回路とAD変換回路の特性誤差を校正することができる。
【0011】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
図1は、本発明を適用して好適なIEEE802.11a規格に従った無線LANシステムに使用される通信用LSI(大規模半導体集積回路)の一実施例を示す。
IEEE802.11a規格に従った無線LANは、5GHzの搬送波を使用し、変調方式としてOFDM(直交周波数分割多重)方式を用いており、その変調、復調の過程でIFFT(逆高速フーリエ変換)とFFT(高速フーリエ変換)を行なうため、IEEE802.11a通信用LSIにはDA変換回路とAD変換回路の他にIFFT回路とFFT回路が内蔵されている。
【0012】
図1に示されているように、IEEE802.11a通信用LSI(以下、無線LAN用LSIと称する)100は、送信データに伝送誤りを訂正するためのパリティ符号を付加するFECエンコーダ101、連続する送信データのうち隣同士のデータを隣接する副搬送波(サブキャリア)に配置しないようにするインタリーブ処理や送信データを変調信号の各シンボルに対応付けるマッピング処理を行なうインタリーブ&マッピング処理回路102、周波数軸情報を時間軸情報に変換するためのIFFT回路103、各シンボル間に時間的な緩衝領域(ガード・インターバル)を挿入するガード・インターバル挿入回路104、ディジタル信号をアナログベースバンド信号に変換するDA変換回路105、変換されたベースバンド信号を周波数の高いRF信号に変換しアンテナより送信させるアップコンバート回路106、受信信号を周波数の低いベースバンド信号に変換するダウンコンバート回路107、受信ベースバンド信号(アナログ信号)をディジタル信号に変換するAD変換回路108、受信信号からガード・インターバルを除去するガード・インターバル除去回路109、時間軸情報を周波数軸情報に変換するためのFFT回路110、インタリーブ&マッピング処理回路102と逆の処理を行なうデマッピング&デインタリーブ回路111、復元されたパリティビットを用いて受信データの誤りを訂正するFECデコーダ回路112などを備え、単結晶シリコンのような1個の半導体基板上に形成される。ただし、アップコンバート回路106とダウンコンバート回路107が別の半導体集積回路として構成される場合にも本発明を適用することができる。
【0013】
OFDM変調では、多数の副搬送波を用い全搬送波に対して逆フーリエ変換で一括して変調処理を行なうが、伝送中、特定の周波数帯域に発生する雑音波は送信データにバースト誤りを生じさせるので、この特定周波数帯の雑音波によるバースト誤りを回避するため、上記インタリーブ&マッピング処理回路102において、連続する送信データのうち隣同士のデータを隣接する副搬送波に配置しないようにするインタリーブ処理が行なわれる。
【0014】
また、高いビルなどの障害物が多い都会ではビル壁面の反射などによりマルチパスが発生し受信信号は遅延時間の異なる複数の信号(いわゆるゴースト)が加算された信号になるため、上記ガード・インターバル挿入回路104において、送信信号の各有効シンボル間に1シンボル信号の末尾の部分を緩衝領域として付け加える処理が行なわれる。
【0015】
本実施例の無線LAN用LSIにおいては、DA変換回路105とAD変換回路108にそれぞれ誤差校正回路CAL1,CAL2が設けられているとともに、DA変換回路105とAD変換回路108との間にDA変換回路105の出力信号をAD変換回路108の入力端子に直接供給するための直結パスPS1とスイッチSW1が設けられている。
【0016】
また、テスト時にIFFT回路103から所定の周波数の信号を出力させるための指令コードを生成する指令コード生成回路121やインタリーブ&マッピング処理回路102からのコード(どの周波数の信号をどの程度のレベルで出力するか指定するコード)に代えて上記指令コードをIFFT回路103に供給する切替えスイッチSW2と、該切替えスイッチSW2の制御信号や通常動作時にはオフ状態される上記スイッチSW1をテストモード時にオンさせる制御信号を生成したり、FFT回路110における解析結果に基づいてDA変換回路105とAD変換回路108の誤差を校正させるような信号を生成して上記誤差校正回路CAL1,CAL2に与えるテスト制御&調整回路120が設けられている。
【0017】
上記誤差校正回路CAL1,CAL2には、テスト制御&調整回路120から供給される調整制御信号を保持するレジスタを設けるようにすると良い。レジスタの代わりに調整情報を記憶する不揮発性メモリまたは不揮発性メモリとレジスタを設けるようにしても良い。さらに、誤差校正回路CAL1,CAL2にそれぞれレジスタまたはメモリを設ける代わりに、誤差校正回路CAL1とCAL2の調整情報を共通のメモリに記憶するようにしてもよい。その場合、記憶されている調整情報をシステム立上り時等にメモリから誤差校正回路CAL1,CAL2に供給させるようにすると良い。
【0018】
テスト制御&調整回路120により誤差校正回路CAL1,CAL2に与える信号を生成する代わりに、FFT回路110における解析結果をチップ外部へ出力し、外部からDA変換回路105とAD変換回路108の誤差を最小にさせるような信号をトリミング用のパッド等から誤差校正回路CAL1,CAL2に与えるようにしてもよい。指令コード生成回路121は、例えば各々入力端子が配線により電源電圧Vccまたは接地電位のいずれかに固定された所定ビット数分のインバータあるいは単に電源電圧Vccまたは接地電位のいずれかに接続された配線などから構成することができる。
【0019】
FFT回路110の解析結果をチップ外部へ出力させるようにする場合、その外部端子は、図1に破線で示すように受信データの出力端子P4を兼用させても良いが、専用の端子を設けて出力したり、図2に示すように、外部のマイクロプロセッサなどのシステム制御装置からの指示(コマンド)を受けてチップ内部を制御するシーケンサなどの内部制御回路130を有し、該内部制御回路130と外部のマイクロプロセッサとがバスを介して接続される場合には、バスとの接続を行なうバスインタフェース回路123を介してFFT回路110による解析結果を出力させるように構成しても良い。
【0020】
特に制限されるものでないが、本実施例では、DA変換回路106としてサーモメータコード・カレントモード型のDA変換回路が使用され、AD変換回路109としてパイプライン型AD変換回路が使用されている。ここで、サーモメータコード・カレントモード型のDA変換回路は、図3に示すように、重み電流源の代わりに同一電流値の単位電流源Icを複数設けておいて、ディジタル入力値に応じてそれらの電流源の電流を加算して電流−電圧変換用抵抗Rcに流して電圧値として出力するものであり、各電流源間の電流のばらつきが小さいため精度の高いDA変換結果が得られる回路である。
【0021】
パイプライン型AD変換回路は、図4に示すように、複数のAD変換回路ADCと複数のDA変換回路DACを交互に配置して、各段のAD変換回路の前段にはサンプルホールド回路SHを、また各段のDA変換回路の次段には減算器SUBと設けて、AD変換回路の出力を直ちにDA変換してその値と入力値とを引き算することでAD変換回路の誤差を次段のAD変換回路でAD変換して出力するように構成したものである。パイプライン型AD変換回路では、次段へDA変換値を出力するとそれがサンプルホールド回路で保持されるため次のAD変換を開始することができ、一旦AD変換が開始されるとパイプライン式に次々とAD変換結果が得られるため、変換時間はAD変換回路一段当たりの遅延時間に等しく高速でAD変換を行なうことができる。
【0022】
図1の実施例では、スイッチSW1をオンさせてDA変換回路105の出力を直結パスPSを通してAD変換回路108に入力させる状態で、IFFT回路103によりテスト用の信号を発生させて、AD変換回路108の出力をFFT回路110で解析することでDA変換回路105とAD変換回路108の誤差を検出し、誤差校正回路CAL1,CAL2により誤差を校正させることが可能となるが、DA変換回路105の誤差とAD変換回路108の誤差が互いに逆の方向に生じている場合、それぞれの誤差が相殺されて恰も誤差がないように見える場合があることが予想される。
【0023】
このような場合、先ず外部から直接AD変換回路108にテスト用のアナログ信号を入力させてAD変換回路108の誤差の検出と校正を行なった後に、DA変換回路105の出力を直結パスPSを通してAD変換回路108に入力させ、DA変換回路105の誤差の検出と校正を行なうことが考えられるが、その場合にはテスト用のアナログ信号を入力させるための端子や精度の高いテスト用のアナログ信号を生成する高性能のテスタが必要になるという不具合がある。
【0024】
しかるに、DA変換回路106として図3に示すようなサーモメータコード・カレントモード型のDA変換回路を使用し、AD変換回路109として図4に示すようなパイプライン型AD変換回路を使用した場合には、サーモメータコード・カレントモード型のDA変換回路は図5(A)に示すような実特性を、またパイプライン型AD変換回路は図5(B)に示すような実特性を有するので、ある入力値に対しては互いの誤差が相殺されたとしても他の入力値に関しては誤差が重畳されるようになる。そのため、DA変換回路105の出力をAD変換回路108に入力させて解析を行なったとしても誤差の検出および校正が可能であり、テスト用の信号を入力するための端子や高性能のテスタも不要とすることができる。
【0025】
図6には、本発明を適用した無線LAN用LSIの第2の実施例を示す。図6において、図1と同一の符号が付されている回路ブロックは同一の機能を有する回路である。なお、本実施例では、図1に示されている指令コード生成回路121はテスト制御&調整回路120に含まれており、IFFT回路103に対してどのような周波数の信号を出力させるか指示する指令コードはテスト制御&調整回路120から供給される。
【0026】
この実施例においては、DA変換回路105の出力をAD変換回路108に入力させる直結パスPS1上にスイッチSW1の他、ロウパス・フィルタ124および切替えスイッチSW3が設けられているとともに、IFFT回路103の出力をGI挿入回路104を通さずにDA変換回路105に供給するためのバイパスPS2と、切替えスイッチSW4およびAD変換回路108の出力をGI除去回路109を通さずにFFT回路110に供給するためのバイパスPS3と、切替えスイッチSW5とが設けられている。
【0027】
ロウパス・フィルタ124はこのDA変換回路105の出力の歪み成分すなわち高調波成分を除去するために設けたものである。このロウパス・フィルタ124を設けたことにより生じる隣接するシンボル間の緩衝を回避するため、テスト時にIFFT回路103から出力されるテスト信号は単一周波数の信号(正弦波)とするのが望ましい。また、テスト信号を単一周波数の信号とすることにより、ロウパス・フィルタ124としては、チャンネルフィルタに比べてカットオフ周波数が大幅に低いものを使用することができる。
【0028】
なお、図6のシステム全体を一つの半導体チップ上に形成する場合、ロウパス・フィルタ124はチップ上に形成しても良いが、外付けの容量素子と抵抗素子または外付けの容量素子とオンチップの抵抗素子とで構成あるいはテスタに備わるフィルタを利用するようにしてもよい。その場合、フィルタを構成する素子またはテスタが接続される外部端子が設けられる。
【0029】
次に、この実施例の無線LAN用LSIの動作を説明する。信号の送受信を行なう通常動作モードでは、図6に実線で示されているように、スイッチSW1はオフされるとともに、スイッチSW4およびSW5はそれぞれGI挿入回路104とGI除去回路109の入力側に切り替えられる。これにより、直結パスPS1が遮断され、DA変換回路105の出力がAD変換回路108に入力されないようにされる。
【0030】
第1の測定モードでは、図6に破線で示されているように、スイッチSW1はオンされるとともに、スイッチSW4およびSW5はそれぞれ信号をGI挿入回路104とGI除去回路109をバイパスさせるように切り替えられる。また、スイッチSW3はDA変換回路105の出力をロウパス・フィルタ124を通してAD変換回路108に入力させる側に切り替えられる。信号をGI挿入回路104とGI除去回路109をバイパスさせることにより、ガード・インターバルが付加されていない信号について測定を行なうことができる。測定時にIFFT回路103から単一周波数のテスト信号を発生させるようにした場合、ガード・インターバルが付加されないことによりテスト信号は連続したアナログ正弦波とすることができる。
【0031】
上記ような経路でテスト信号がAD変換回路108に入力されている状態でAD変換回路108から出力される信号をFFT回路110で解析し、テスト制御&調整回路120が解析結果に基づいて誤差校正回路CAL2に調整信号を送ってAD変換回路108の誤差が最小になるように特性を調整する。その後、次に述べるような第2測定モードに移行する。
【0032】
第2の測定モードでは、図6に破線で示されているように、スイッチSW1はオンされるとともに、スイッチSW4およびSW5はそれぞれ信号をGI挿入回路104とGI除去回路109をバイパスさせるように設定維持される。また、スイッチSW3は、図6に破線で示されているように、DA変換回路105の出力を、ロウパス・フィルタ124を通さずにAD変換回路108に入力させる側に切り替えられる。ロウパス・フィルタ124を通さないようにするのは、DA変換回路105の出力信号の全情報をAD変換回路108に供給するためである。
【0033】
AD変換回路108は第1測定モードで既に特性が校正されているため、上記のようにスイッチSW3を切り替えることにより、FFT回路110に入力される信号に含まれる誤差はほぼDA変換回路105の誤差のみとみなすことができる。従って、AD変換回路108から出力される信号をFFT回路110で解析し、テスト制御&調整回路120が解析結果に基づいて誤差校正回路CAL1に調整信号を送ってDA変換回路105の誤差が最小になるように特性を調整することができる。
【0034】
本実施例の無線LAN用LSIにおいては、DA変換回路105の特性誤差とAD変換回路108の特性誤差が互いに相殺し合うような回路を使用している場合にも、以上の手順により特性の測定と校正を行なうことによって、DA変換回路105とAD変換回路108の両方のアナログ回路の特性を校正することができる。
【0035】
なお、ロウパス・フィルタ124として遮断周波数が十分に急峻なものを使用できる場合には、テスト信号として例えば奇数次高調波を多く含む矩形波を使用するのが望ましい。これにより、DA変換回路105の特性誤差の予測が容易となる。DA変換回路105とAD変換回路108の特性の測定、校正では、上記のように先ずDA変換回路105の出力をロウパス・フィルタ124を通して奇数次高調波成分を除去し、基本波のみAD変換回路108に入力してAD変換回路108の特性を校正する。
【0036】
それから、奇数次高調波成分を含むテスト信号をDA変換回路105で変換した出力をロウパス・フィルタ124を通さずにそのままAD変換回路108に入力させる。矩形波テスト信号の高調波歪みの発生の仕方は理論的に求めることができるので、テスト制御&調整回路120に理論値を記憶させておいて、FFT回路110で解析された実測値と理論値との差を算出することによりDA変換回路105の特性誤差を容易に知ることができる。
【0037】
図7には、本発明を適用した無線LAN用LSIの第3の実施例を示す。
この実施例は、IFFT回路103によりテスト信号を発生させる代わりに、専用の簡易テスト信号発生回路126を設け、テスト制御&調整回路120からの制御信号で制御するようにしたものである。それ以外の構成は図6と同様であるので、重複した説明は省略する。
【0038】
簡易テスト信号発生回路126は、例えばアナログ正弦波のテスト信号を発生したい場合には正弦波の波形データを記憶したメモリにより、また発生するテスト信号が三角波で良い場合にはアップダウンカウンタにより構成することができる。さらに、シフトレジスタを回して所定のパターンを発生するパターン発生回路などを簡易テスト信号発生回路126として用いるようにしても良い。
簡易テスト信号発生回路126を設ける方が制御回路を簡略化することができる場合や、インタリーブ&マッピング回路102とIFFT回路とが密接な関係に構成されていてテスト信号を発生させる指令コードを挿入するのが難しい場合があるので、そのような場合に本実施例を適用すると良い。
【0039】
図8には、本発明を適用した無線LAN用LSIの第4の実施例を示す。
通信システムにおいては、受信信号のEVM(エラー・ベクトル・マグニチュード)を検出して受信シンボルの判定レベルを変更したりすることがある。本実施例は、FFT回路110の解析結果からEVMを評価するEVM評価回路113が設けられた無線LAN用LSIにおいて、EVM評価回路113による評価結果に基づいてDA変換回路105とAD変換回路108の特性誤差を校正するようにものである。
【0040】
ここで、EVMは、受信シンボルの送信シンボルからのずれすなわち送信シンボルと受信シンボルとのベクトル差であり、これには伝送路での歪みの他に、DA変換回路105やAD変換回路108の特性誤差が含まれるので、EVMが最小になるように誤差校正回路CAL1,CAL2を調整することにより、DA変換回路105とAD変換回路108の特性誤差を校正することができる。しかも、既に設けられているEVM評価回路113を利用するので、チップにDA変換回路105やAD変換回路108の特性測定機能を持たせる場合における回路のオーバーヘッドを少なくし、チップサイズの増大を抑えることができるという利点がある。検出されたEVMは、それをチップ外部へ出力させることでマイクロプロセッサが受信状態を判定し、通信速度を落としたり使用チャネルや周波数帯を変更したりするのにも利用することができる。
【0041】
図9には、本発明を適用した無線LAN用LSIの第5の実施例を示す。
通信システムにおいては、受信信号のBER(ビット・エラー・レート)を検出してそれをチップ外部へ出力してマイクロプロセッサが受信状態に応じて通信速度を落としたり、使用チャンネルや周波数帯を変更したりすることが考えられる。本実施例は、FECデコーダ回路110でのエラー訂正処理過程で得られる情報からBERを評価するBER評価回路114が設けられた無線LAN用LSIにおいて、BER評価回路114による評価結果に基づいてDA変換回路105とAD変換回路108の特性誤差を校正するようにものである。
【0042】
ここで、BERは、受信データに含まれるエラーの量すなわちエラー発生率であり、これには伝送路でのノイズの影響の他に、DA変換回路105やAD変換回路108の特性誤差が含まれるので、BERが最小になるように誤差校正回路CAL1,CAL2を調整することにより、DA変換回路105とAD変換回路108の特性誤差を校正することができる。しかも、既に設けられているBER評価回路114を利用するので、チップにDA変換回路105やAD変換回路108の特性測定機能を持たせる場合における回路のオーバーヘッドを少なくし、チップサイズの増大を抑えることができるという利点がある。
【0043】
なお、EVM評価回路113とBER評価回路114の両方を備えるLSIおいては、EVM評価回路113の評価結果を用いてDA変換回路105とAD変換回路108の特性誤差を校正する方が、BER評価回路114の評価結果を用いて校正を行なう場合よりも精度の高い校正が可能である。さらに、両方の評価結果を用いて校正する方がより精度が向上する。ただし、両方の評価、校正処理を行なうと時間がかかる上、BER評価回路114の評価結果を用いて校正を行なうように構成する方が、EVM評価回路113の評価結果を用いて校正を行なうように構成する場合よりも付加すべき回路の量が少ない。従って、それぞれの方式の特徴を考えていずれの校正方式を採用するか両方を採用するか決定するのが望ましい。
【0044】
図10には、本発明を適用した無線LAN用LSIの変形例を示す。上記第1〜第5の実施例においては、DA変換回路105とAD変換回路108が一組しか示されていないが、RF送信信号を発生するため、位相が90°ずれた発振信号を用いた直交変調が行なわれる。具体的には、図10のように、ベースバンド信号にはI信号とQ信号があり、それぞれに対応して2組のDA変換回路105A,105BとAD変換回路108A,108Bが設けられている。
【0045】
そして、送信側ではDA変換後のI信号とQ信号で互いに位相が90°ずれたローカル発振信号φ1,φ2をそれぞれミキサMIX1,MIX2にて直交変調しかつアップコンバートした後、加算器ADDで合成し出力パワーアンプPAで増幅する。また、受信側では、ロウノイズアンプLNAで増幅された受信信号をミキサMIX3,MIX4でダウンコンバートしかつI信号とQ信号に分離し、AD変換回路108A,108Bでディジタル信号に変換するように構成される。なお、LPFは不要波やノイズを除去するロウパス・フィルタ、PGAは利得制御可能な可変利得アンプである。
【0046】
図10は、ベースバンド信号をI信号とQ信号レベルまで落として表わしたときのDA変換回路105A,105BとAD変換回路108A,108Bとの間の直結パスと切替えスイッチの構成の仕方の一例が示されている。
具体的には、DA変換回路105A,105BとAD変換回路108A,108Bとの間には、I信号に対応するDA変換回路105AとAD変換回路108A、Q信号に対応するDA変換回路105BとAD変換回路108Bをそれぞれ直結するパスの他に、I信号側とQ信号側の回路を互いに交差結合するための直結パスが設けられるとともに、各パスには切替えスイッチSWa1,SWb1およびSWa2,SWb2が設けられている。
これにより、DA変換回路105Aの出力をAD変換回路108A,108Bのいずれにも入力させることができるとともに、各AD変換回路108A,108BにはDA変換回路105Aと105Bのいずれの出力も選択入力できるように構成されている。
【0047】
かかる構成において、例えば図10に実線で示されているように先ず各スイッチSWa1〜SWb1の接続を切替え設定することにより、DA変換回路105Aの出力をAD変換回路108Aと108Bに共通に入力させた状態で特性の測定とDA変換回路105AとAD変換回路108A,108Bの誤差校正を実施する。次に、図10に破線で示すように、スイッチSWb1のみ切り替え、DA変換回路105Aの出力をAD変換回路108Aに、またDA変換回路105Bの出力をAD変換回路108Bに入力させて、調整済みのAD変換回路108A,108Bを用いてDA変換回路105Aと105Bの特性誤差の校正を行なう。
【0048】
上記のように、DA変換回路105Aの出力をAD変換回路108Aと108Bに共通に入力させた状態でAD変換回路108A,108Bの校正を実施することにより、I信号側とQ信号側のAD変換回路の誤差を同じように校正することができ、両者のバランスをとることができる。つまり、AD変換回路108Aと108Bが同じ誤差を有しDA変換回路105A,と105Bが異なる誤差を有する場合に、DA変換回路105Aの出力をAD変換回路108Aに、またDA変換回路105Bの出力をAD変換回路108Bに入力してI信号側とQ信号側で別々に校正を行なうと、AD変換回路108Aと108Bの調整量が異なってしまうが、本実施例に従うと両者の調整量を同じにすることができ、I信号側とQ信号側の特性のバランスを良好にすることができる。
【0049】
上記のようなやり方の代わりに、DA変換回路105Bの出力をAD変換回路108Aと108Bに共通に入力させるように各スイッチSWa1〜SWb1の接続を設定した状態でDA変換回路105BとAD変換回路108A,108Bの校正を実施した後、スイッチSWa1のみ切り替え、DA変換回路105Aの出力をAD変換回路108Aに、またDA変換回路105Bの出力をAD変換回路108Bに入力させて、調整済みのAD変換回路108A,108Bを用いてDA変換回路105Aと105Bの特性誤差の校正を行なうようにしても良い。
【0050】
図11には、本発明を適用した無線LAN用LSIの第6の実施例を示す。この実施例では、図1に示されているIFFT回路103よりも前段の回路101,102およびFFT回路110よりも後段の回路111,112並びにGI挿入回路104とGI除去回路109は図示が省略されている。特性測定・誤差校正時には、FFT回路110に対して、GI除去回路109でガード・インターバルが除去された信号もしくはGI挿入回路104とGI除去回路109をバイパスした信号が入力される。
【0051】
この実施例は、DA変換回路105の後段に設けられるロウパス・フィルタやアンプなどのアナログ回路の特性誤差を校正するようにしたものである。現在の半導体集積回路の製造プロセスにおいては、半導体チップ上に形成される容量や抵抗はトランジスタに比べてばらつきが大きいため、フィルタ回路をDA変換回路などと共に同一の半導体チップ上に形成した場合、フィルタの特性ばらつきが大きくなる。また、可変利得アンプPGAの誤差の影響も大きい。
【0052】
そこで、本実施例では、送信側のロウパス・フィルタLPF1と受信側のロウパス・フィルタLPF2および可変利得アンプPGAに誤差校正回路を設けて特性を調整可能に構成しておくと共に、送信側のロウパス・フィルタLPF1の後段に該フィルタを通過した信号を受信側の可変利得アンプPGAの入力に直接供給するための直結パスPS4とスイッチSW6を設けている。また、直結パスを通過した信号をAD変換した後にFFT回路110で周波数解析して、その解析結果から特性の誤差を算出しロウパス・フィルタLPF1,LPF2および可変利得アンプPGAの特性を調整するための信号を生成する特性評価・調整制御回路128を設けている。
【0053】
さらに、本実施例では、FFT回路110への入力を通常動作時の2倍にして測定感度を向上させるためのFFT入力補完制御回路129が設けられている。ロウパス・フィルタLPF1,LPF2は、使用する搬送波の周波数帯よりも高い周波数の成分をカットするように設計されるが、フィルタ特性のばらつきは、図12(B)に示すように、主として高周波領域でのゲインばらつきとして現われる。一方、FFT回路110は使用可能な周波数帯の信号を扱えるように設計されるため、フィルタ特性のばらつきは、FFT回路110の扱える周波数範囲の上限付近に偏っており、FFT回路110によるフィルタ特性のばらつきの検出感度は中央付近に比べて低いので、ばらつきを正確に検出できない場合が考えられる。
【0054】
そこで、本実施例では、FFT入力補完制御回路129を設けてFFT回路110への入力を通常動作時の2倍にして測定感度を向上させるようにしている。具体的には、図13に示すように、調整モード時には通常動作時に比べて2倍の速度でFFTにデータが入力されるとともに、同一のデータが2度ずつ入力される。このような動作は、例えばFFT回路110を通常動作時の2倍の周波数のクロックで動作させることで可能である。
【0055】
このようにすると、FFT回路110への入力の周波数が見かけ上1/2に圧縮されるため、図12(B)に示すように、FFT回路から見たロウパス・フィルタLPF1,LPF2のカットオフ領域が、FFTが扱える周波数範囲の中央付近に移動するため、フィルタの特性バラツキに対する測定感度が向上し精度の高い調整が可能となる。なお、図12(A)における各矢印はDA変換回路105の出力を、また図12(B)における各矢印はFFTの出力を表わしている。
【0056】
次に、本発明の応用例を、図14を用いて説明する。この応用例は、アナログ信号をディジタル信号に変換して処理するシステムにおいて、AD変換回路を複数個設けて入力信号を時分割でAD変換処理させ、マルチプレクサで時系列データに並べ換えることで低速のAD変換回路であっても高速でAD変換処理できるようにしたシステムに本発明を適用した場合の例である。かかる構成は、通信システムで受信信号を処理する場合のみならずディジタルカメラで画像データを処理する場合などにも適用することができる。
【0057】
図14に示されているように、アナログ入力信号を処理するフィルタやアンプなどからなるアナログフロントエンド部200より入力された信号は、切替えスイッチSW10によりAD変換回路208A,208Bに交互に振り分けられ、時分割でAD変換される。変換された信号はマルチプレクサ209により交互に取り出されてディジタル処理回路230に供給される。
【0058】
この実施例においては、AD変換回路208A,208Bにそれぞれオフセットおよびゲインを調整可能な誤差校正回路CAL1,CAL2が設けられている。これとともに、アナログ正弦波信号のようなテスト用のアナログ信号TESTを発生するテスト信号発生回路226と、本来のアナログ入力信号SIGの代わりにテスト用のアナログ信号TESTをAD変換回路208A,208Bに供給する切替えスイッチSW11,SW12と、マルチプレクサ209からディジタル処理回路230に供給される信号を周波数解析するFFT回路210と、FFT回路210による解析結果に基づいてAD変換回路208A,208Bの特性を評価し、誤差を少なくするように上記誤差校正回路CAL1,CAL2に対して調整信号を生成して供給する特性評価・調整制御回路220と、AD変換回路208A,208Bの動作クロック信号CLKを遅延させると共にその遅延時間を変更可能な可変遅延回路240とが設けられている。
【0059】
上記特性評価・調整制御回路220は、FFT回路210による解析結果に基づいて可変遅延回路240における遅延時間も調整する制御信号も生成可能に構成されている。可変遅延回路240における遅延時間を調整することにより、位相誤差を校正することができる。
【0060】
図15には、AD変換回路208Aと208Bに特性誤差がない場合におけるテスト信号TESTと、AD変換回路208A,208Bの出力と、マルチプレクサ209の出力のタイミングが示されている。また、図16(A)〜(C)には、AD変換回路208Aと208Bにオフセット誤差がある場合と、AD変換回路208Aと208Bにゲイン誤差がある場合と、AD変換回路208Aと208Bに位相誤差がある場合におけるAD変換回路208A,208Bの出力データをアナログ値として示した変化パターンがそれぞれ示されている。
【0061】
さらに、図17(A)〜(C)には、AD変換回路208Aと208Bにオフセット誤差(0.3V)がある場合と、AD変換回路208Aと208Bにゲイン誤差(30%)がある場合と、AD変換回路208Aと208Bに位相誤差(90°)がある場合におけるFFT回路210の出力の変化パターンがそれぞれ示されている。なお、図17(A)〜(C)は、特に制限されるものでないが、AD変換回路208Aと208Bのサンプリング数が1周期当たり64回である場合を示している。
【0062】
図17より、AD変換回路208Aと208Bにオフセット誤差がある場合にはエラーがFFT結果のN/2ポイント目に集中して現われ、AD変換回路208Aと208Bにゲイン誤差がある場合と位相誤差がある場合にはエラーが(N/2)±1ポイント目に集中して現われる。従って、N/2ポイント目のレベルを評価関数とすることによりAD変換回路208Aと208B間のオフセット誤差を調整することが可能となることが分かる。
【0063】
一方、ゲイン誤差がある場合と位相誤差については、いずれも(N/2)±1ポイント目にエラーが集中するため両者を区別することはできないが、FFT回路210の出力をゲイン誤差と位相誤差の変数として図示すると、図18のようになる。
【0064】
図18を参照すると明らかなように、FFTの出力値が最小となるポイントは、ゲイン誤差と位相誤差が共に「0」となる点である。従って、(N/2)±1ポイント目のレベルを評価関数として、ゲイン誤差が小さくなる方向への調整と位相誤差が小さくなる方向への調整とを交互に繰返し行なうことにより、AD変換回路208Aと208Bの特性を最終的にFFTの出力値が最小となるポイントに近づけることができる。
【0065】
なお、図14の応用例では誤差検出のためにFFT回路を設けているが、N/2ポイント目と(N/2)±1ポイント目のレベルのみを評価対象として評価するシステムはFFT回路でなく掛け算器と加算器を組み合わせたような比較的簡単な回路で構成することが可能である。
【0066】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例では、FFTの解析結果に基づいてテスト制御&調整回路120からDA変換回路やAD変換回路に設けられている誤差校正回路CAL1,CAL2に調整制御信号を送るようにしているが、誤差校正回路CAL1,CAL2がヒューズの切断により誤差を校正するような回路で構成する場合には、FFTの解析結果をチップ外部へ出力させ、レーザ照射装置等がそれに基づいてヒューズの切断を行なうように構成しても良い。
【0067】
また、ヒューズの代わりにチップ内部にフラッシュメモリのような不揮発性メモリを設けて、FFTの解析結果に基づくDA変換回路やAD変換回路の誤差校正情報を不揮発性メモリに記憶させて出荷するようにしても良い。さらに、DA変換回路やAD変換回路の誤差校正情報を記憶する不揮発性メモリは、DA変換回路やAD変換回路、FFT等が形成された通信用LSIチップでなく、他のメモリであっても良い。
【0068】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、DA変換回路やAD変換回路のようなアナログ回路およびFFT回路を内蔵した通信用半導体集積回路において、着目するアナログ回路の通常動作に悪影響を与える付加回路を設けることなく、内蔵FFT回路を利用して内蔵アナログ回路を高い精度で評価することができるようになる。
【0069】
また、DA変換回路やAD変換回路のようなアナログ回路およびFFT回路を内蔵した通信用半導体集積回路において、高性能のアナログテスタを用いることなくアナログ回路を高い精度で評価することができ、さらにその評価結果に基づいてアナログ回路の特性誤差を校正することができるようになるという効果がある。
【図面の簡単な説明】
【図1】本発明を適用して好適なIEEE802.11a規格に従った無線LANシステムに使用される通信用LSIの第1の実施例を示すブロック図である。
【図2】第1の実施例の通信用LSIの変形例を示すブロック図である。
【図3】実施例の通信用LSIに内蔵されるDA変換回路の具体的な回路例を示す回路図である。
【図4】実施例の通信用LSIに内蔵されるAD変換回路の具体的な回路例を示す回路図である。
【図5】図5(A)は図3のDA変換回路の誤差特性、図5(B)は図4のAD変換回路の誤差特性を示す特性図である。
【図6】本発明を適用して好適なIEEE802.11a規格に従った無線LANシステムに使用される通信用LSIの第2の実施例を示すブロック図である。
【図7】IEEE802.11a規格に従った無線LANシステムに使用される通信用LSIの第3の実施例を示すブロック図である。
【図8】IEEE802.11a規格に従った無線LANシステムに使用される通信用LSIの第4の実施例を示すブロック図である。
【図9】IEEE802.11a規格に従った無線LANシステムに使用される通信用LSIの第5の実施例を示すブロック図である。
【図10】IEEE802.11a規格に従った無線LANシステムに使用される通信用LSIの変形例を示すブロック図である。
【図11】IEEE802.11a規格に従った無線LANシステムに使用される通信用LSIの第6の実施例を示すブロック図である。
【図12】第6の実施例におけるロウパス・フィルタの特性とFFT回路のサンプリング周波数の変更による見かけ上のロウパス・フィルタの特性を示す周波数特性図である。
【図13】第6の実施例におけるFFT回路の通常動作時とテスト時のサンプリングタイミングの関係を示すタイミングチャートである。
【図14】本発明の他の応用例を示すブロック図である。
【図15】図14の応用例における、DA変換回路とAD変換回路およびマルチプレクサの出力タイミングを示すタイミングチャートである。
【図16】(A)〜(C)は、図14の応用例において2つのAD変換回路208Aと208Bにオフセット誤差がある場合と、ゲイン誤差がある場合と、サンプリングタイミングに位相誤差がある場合におけるAD変換回路208A,208Bの出力データの変化パターンを示す説明図である。
【図17】(A)〜(C)は、図14の応用例において2つのAD変換回路208Aと208Bにオフセット誤差(0.3V)がある場合と、ゲイン誤差(30%)がある場合と、位相誤差(90°)がある場合におけるFFT回路の出力の変化パターンの特徴を示す説明図である。
【図18】図14の応用例において2つのAD変換回路208Aと208Bにゲイン誤差(30%)と位相誤差(90°)がある場合におけるFFT回路の出力を、ゲイン誤差と位相誤差を変数として表わしたグラフである。
【符号の説明】
101 FECエンコーダ
102 インタリーブ&マッピング処理回路
103 IFFT回路(逆高速フーリエ変換回路)
104 ガード・インターバル挿入回路
105 DA変換回路
106 アップコンバート回路
107 ダウンコンバート回路
108 AD変換回路
109 ガード・インターバル除去回路
110 FFT回路(高速フーリエ変換回路)
111 デマッピング&デインタリーブ回路
112 FECデコーダ回路
120 テスト制御&調整回路
121 指令コード生成回路
123 バスインタフェース回路
124 ロウパス・フィルタ
126 簡易テスト信号発生回路
128 特性評価・調整制御回路
129 FFT入力補完制御回路
130 内部制御回路
CAL1,CAL2 誤差校正回路
Claims (12)
- 逆フーリエ変換回路と、DA変換回路と、AD変換回路と、フーリエ変換回路とを備え、直交周波数分割多重方式で送受信データを変復調する送受信システムであって、
上記DA変換回路と上記AD変換回路には各々特性を調整可能な校正手段が設けられ、
上記DA変換回路の出力端子と上記AD変換回路の入力端子との間には上記DA変換回路の出力を上記AD変換回路へ入力可能にする接続手段と、
該接続手段が導通状態にされた状態で上記DA変換回路から所定のアナログテスト信号を出力させ、上記AD変換回路から出力される信号を上記フーリエ変換回路で周波数解析した結果に基づいて上記DA変換回路と上記AD変換回路の各校正手段へ上記DA変換回路と上記AD変換回路の特性の誤差を補正する調整制御信号を出力する調整制御回路と、
を備えることを特徴とする送受信システム。 - 上記DA変換回路は、上記逆フーリエ変換回路からの出力に基づいて上記アナログテスト信号を発生するように構成されていることを特徴とする請求項1に記載の送受信システム。
- 上記DA変換回路が上記アナログテスト信号を発生するように上記逆フーリエ変換回路に対して制御コードを与える制御コード生成手段が設けられていることを特徴とする請求項2に記載の送受信システム。
- 上記接続手段の制御信号は、上記調整制御回路により生成されるように構成されていることを特徴とする請求項1〜3のいずれかに記載の送受信システム。
- 逆フーリエ変換回路と、DA変換回路と、AD変換回路と、フーリエ変換回路とを備え、直交周波数分割多重方式で送受信データを変復調する送受信システムであって、
上記DA変換回路と上記AD変換回路には各々特性を調整可能な校正手段が設けられ、
上記DA変換回路の出力端子と上記AD変換回路の入力端子との間には、上記DA変換回路の出力を上記AD変換回路へ入力可能にする信号パスと、該信号パスを通過する信号の高調波成分を除去するロウパス・フィルタと、上記DA変換回路の出力を上記信号パスを通過して上記AD変換回路へ入力可能にする接続手段と、上記信号パスを通過する信号を上記ロウパス・フィルタに通すか通さないかを選択可能な切換手段とが設けられ、
上記接続手段が導通状態にされた状態で上記DA変換回路から所定のアナログテスト信号を出力させ上記AD変換回路から出力される信号を上記フーリエ変換回路で周波数解析した結果に基づいて上記DA変換回路と上記AD変換回路の各校正手段へ上記DA変換回路と上記AD変換回路の特性の誤差を補正する調整制御信号を出力する調整制御回路と、
を備えることを特徴とする送受信システム。 - 上記DA変換回路は、上記逆フーリエ変換回路からの出力に基づいて上記アナログテスト信号を発生するように構成されていることを特徴とする請求項5に記載の送受信システム。
- 上記DA変換回路が上記アナログテスト信号を発生するように上記逆フーリエ変換回路に対して制御コードを与える制御コード生成手段が設けられていることを特徴とする請求項6に記載の送受信システム。
- 上記DA変換回路が発生する上記アナログテスト信号は単一周波数の信号であることを特徴とする請求項7に記載の送受信システム。
- 上記接続手段および切換手段の制御信号は、上記調整制御回路により生成されるように構成されていることを特徴とする請求項5〜8のいずれかに記載の送受信システム。
- 請求項5〜9のいずれかに記載の送受信システムのテスト方法であって、先ず上記DA変換回路の出力を上記信号パスおよび上記ロウパス・フィルタを通して上記AD変換回路へ入力させるように上記接続手段および切換手段を制御して上記フーリエ変換回路で上記AD変換回路の出力を周波数解析し、該解析結果に基づいて上記AD変換回路の特性誤差を校正し、その後上記DA変換回路の出力を上記ロウパス・フィルタを通さずに上記信号パスを介して上記AD変換回路へ入力させるように上記接続手段および切換手段を制御して上記フーリエ変換回路で上記AD変換回路の出力を周波数解析し、該解析結果に基づいて上記DA変換回路の特性誤差を校正する送受信システムのテスト方法。
- 逆フーリエ変換回路と、逆フーリエ変換回路の出力に基づいてアナログ信号を出力するDA変換回路と、該DA変換回路から出力された信号のうち所望の周波数の信号を通過させる第1フィルタと、受信信号を増幅する増幅回路と、所望の周波数帯の受信信号を通過させる第2フィルタと、受信信号をディジタル信号に変換するAD変換回路と、該AD変換回路の出力を周波数解析するフーリエ変換回路とを備え、直交周波数分割多重方式で送受信データを変復調する送受信システムであって、
上記第1フィルタおよび第2フィルタには各々特性を調整可能な校正手段が設けられ、
上記第1フィルタと上記増幅回路の入力端子との間には上記第1フィルタを通過した上記DA変換回路の出力を上記増幅回路へ入力可能にする接続手段と、
該接続手段が導通状態にされた状態で上記DA変換回路から所定のアナログテスト信号を出力させ、上記AD変換回路から出力される信号を上記フーリエ変換回路で周波数解析した結果に基づいて上記第1フィルタと上記第2フィルタの各校正手段へ上記第1フィルタと上記第2フィルタの特性の誤差を補正する調整制御信号を出力する調整制御回路と、
を備えることを特徴とする送受信システム。 - 逆フーリエ変換回路と、DA変換回路と、AD変換回路と、フーリエ変換回路とを備え、直交周波数分割多重方式で送受信データを変復調する送受信システムを構成する通信用半導体集積回路であって、
上記DA変換回路と上記AD変換回路に対応して設けられ各々の特性を調整可能な校正手段と、
上記DA変換回路の出力端子と上記AD変換回路の入力端子との間に設けられた、上記DA変換回路の出力を上記AD変換回路へ入力可能にする信号パスと、該信号パスを通過する信号の高調波成分を除去するロウパス・フィルタと、上記DA変換回路の出力を上記信号パスを通過して上記AD変換回路へ入力可能にする接続手段と、上記信号パスを通過する信号を上記ロウパス・フィルタに通すか通さないかを選択可能な切換手段と、
上記接続手段が導通状態にされた状態で上記DA変換回路から所定のアナログテスト信号を出力させ上記AD変換回路から出力される信号を上記フーリエ変換回路で周波数解析した結果に基づいて上記DA変換回路と上記AD変換回路の各校正手段へ上記DA変換回路とAD変換回路の特性の誤差を補正する調整制御信号を出力する調整制御回路と、
が1つの半導体チップ上に形成されていることを特徴とする通信用半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002203096A JP2004048383A (ja) | 2002-07-11 | 2002-07-11 | 送受信システムおよび通信用半導体集積回路並びにテスト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002203096A JP2004048383A (ja) | 2002-07-11 | 2002-07-11 | 送受信システムおよび通信用半導体集積回路並びにテスト方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004048383A true JP2004048383A (ja) | 2004-02-12 |
Family
ID=31709090
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002203096A Pending JP2004048383A (ja) | 2002-07-11 | 2002-07-11 | 送受信システムおよび通信用半導体集積回路並びにテスト方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004048383A (ja) |
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A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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|
RD01 | Notification of change of attorney |
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|
A02 | Decision of refusal |
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