WO2006022026A1

WO2006022026A1 - 半導体のテストシステム

Info

Publication number: WO2006022026A1
Application number: PCT/JP2004/012693
Authority: WO
Inventors: Yoshito Tanaka
Original assignee: Test Research Laboratories Inc.
Priority date: 2004-08-26
Filing date: 2004-08-26
Publication date: 2006-03-02
Also published as: EP1783504A1; TW200612509A; US20070162800A1; JPWO2006022026A1; CA2578060A1; CN101069101A

Abstract

　マルチプレクサおよびテスト合否の判定処理部を内部に有するマザーボード１１と、Ａ／Ｄ変換部および平均化処理部を内部に有するドーターボード１２とを備え、被検査対象であるウェーハＷの上に構成されたＬＳＩが備える複数の出力端子から出力される複数のアナログ信号をマザーボード１１にて早い段階でマルチプレクスして信号数を減らし、その結果をドーターボード１２にてＡ／Ｄ変換および平均化して、平均化された特性計測データをマザーボード１２に供給して合否判定を行うようにすることにより、多量に並列化された伝送路や処理回路を不要とし、スループットも向上させるとともに、平均化処理によりそれぞれのアナログ信号に乗っているノイズの影響を軽減できるようにする。

Description

明細書半導体のテストシステム技分野

本発明は、半導体のテストシステムに関し、特に、超多ピン出力の L

S I に関する電気的特性の検査を行うテストシステムに用いて好適なものである。背技術

液表不装置や有機 E L表示装置、プラズマディスプレイ、表面電界ティスプレィ等の表示装置においては、画像データが駆動回路等の電子回路によつて処理され、当該駆動回路が備える複数の出力端子から表示素子へと出力される。駆動回路の各出力端子に対応して配設された駆動卜ランシス夕や電子回路の構成素子には少なからず電気的特性にばらつさがあるため、各出力端子から出力される信号値にはばらつきが生じるそこで、各出力端子から出力される信号値の相対誤差や絶対誤差を測定し、不良製品を選別する検査装置（テストシステム）が必要となる。

図 1 は、ゥエー八 W上に構成された L S I の検査を行うための従来のテス卜システムを簡略的に示す模式図である。図 1 に示すように、従来のテス卜シズテムは、ワークステーション 1 0 0 、テスタ本体 1 0 1、テス卜へッド 1 0 2 、ノ\°フォーマンスボード 1 0 3 、プローブカード 1

0 4 、プロ —バ 1 0 5 を備えて構成されている。プローブカード 1 0 4 には、複数のプローブ針 1 0 4 aが配設されている。

プ口一バ 1 0 5 上に形成されたチャック（図示せず）の上に被検査対象のゥェ一ハ Wが載置され、このゥェ一ハ W上に構成された L S I の各入出力端子に、プロ一ブ力一ド 1 0 4 のプローブ針 1 0 4 aが当てられるプローブカード 1 0 4 は、パフオーマンスボ ―ド 1 0 3 を介してテス卜ヘッド 1 0 2 に接続され、テストヘッド 1 0 2 は、ケ一ブル 1 0 6 を介してテスタ本体 1 0 1 に接続されている。

テストヘッド 1 0 2 は、し S I の各出力端子から出力されプローブ力一 1 0 4 とノ\°フォーマンスボード' 1 0 3 とを介して入力される信号を増幅したり、デジタル τ ―夕に変換したりするなどの前処理を実行するの前処理は、テス卜へッド 1 0 2 に対して着脱可能に成されたフン卜エンドカードによて実行される。ま /こ、テスタ本体 1 0 1 は、白身に格納されている検査プログラムに従って、テス卜へッ 1 0 2 を介して送られてくる特性計測データに基づいて、ゥェ一八 Wに形成された

L S I の合否判定を行うこの合否判定を含む後処理は、テスタ本体 1

0 1 に対して着脱可能に成されたモジリレによて実行さ

パフォーマンスポー 1 0 3 は、テス卜ヘッド 1 0 2 およびプロ一ブ力 ―ド 1 0 4 と着脱可能に電気的に接る。ァス夕本体 1 0 1 内のモンュールと、テス卜へッ F 1 0 2 内のフロン卜ェンドカーと、パフォ

―マンスボード 1 0 3 とを被検査対象の L S I に、じて交換することによ Ό 、規格の異なる L S I の検査にも柔軟に対応でさる =b うになつている。

ところで、表示装置の駆動 L S I に代表されるような画像信つを多ピンにて出力する半導体回路の検査では、測定すべさ出力値が多患にあるため、スループットを向上させるために、出力値を同時測定するなどの並列化が必要となる。そのために、従来、駆動し S I の出力端子 ( ピン

) 数に応じた数のプローブ針 1 0 4 a をプロ一ブ力一ド 1 0 4 に配設した多ピン対応のテストシステムが提供されている。

ところが、最近では駆動 L S I の高精細化が進み、プ o一ブ力ド' 1 0 4のプローブ針 1 0 4 a として 1 0 0 0 ピンを越えるものち必とされてさている。 1 0 0 0 ピンであれば、 1 0 0 0 ピン分の信 — がテス夕本体 1 0 1 、テストヘッド 1 0 2 、パフォ一マンスボード 1 0 3 、プ口一ブ力 — ド 1 0 4の間で並列的にやり取りされる。そのため、のような多ピン対応のテストシステムは、非常に大がかりな構成となつていたのような不都合を回避するため、駆動し S I の複数の出力端子から出力される信号を、所定個の出力端子に対して 1個の割合で設けられた検査端子から外部へ別途出力する技術が提案されている（例えば、特許文献 1参照）。

特許文献 1 ：特許第 3 1 9 9 8 2 7号公報

しの特許文献 1 によれば、 1個の検査端子と所定個の出力端子との間にはそれぞれスイッチが配設され、出力端子に現れる画像信号をスィッチによつて順次選択して検査端子へ出力している。このよ Όに構成することにより、多数の出力端子よりも少ない数の検査端子から出力される画像信号によつて検査を行うことができる。したがつて、駆動 L S I の超多ピン化にも対応することができる。

しかしながら、特許文献 1 に記載の技術では、多数の出力端子に：現れる画像信号が検査端子を介して順次に出力される。そのため、全ての出力値を同時に測定する場合に比べて多くの検査時間を要し、その分だけテス卜価格が増大してしまうという問題が生じることになる。また、特許文献 1 に記載の技術では、検査端子からの出力信号がアナログ信号であるため、出力信号にノイズ成分が入り易く、高精度な検査を行うことが難しいという問題もあった。発明の開示本発明は、このような問題を解決するために成されたものであり、超多ピン出力の L S I について電気的特性の検査を高速かつ高精度に行うことが可能な小型のテストシステムを提供することを目的とする。

上記した課題を解決するために、本発明による半導体のテストシステムでは、被検査対象である半導体が備える複数の出力端子から出力される複数のアナログ信号を早い段階でマルチプレクスして信号数を減らし、その結果を A Z D変換、平均化および校正して、校正された特性計測テ一タを半体の合否判定部に供給するようにしている。

上記のよに構成した本発明によれば、複数の出力端子から出力される複数のァナ □グ信号が早い段階でマルチプレクスされて信号数が減るとともに、 A / D変換後の早い段階でデータが平均化されてデ一夕量が減るので、多量に並列化された伝送路ゃ処理回路が必要なくなり、装置を小型化するとができる。また、信号数やデータ量が少ないのでスル一プッ卜も向上し、高速に処理して検査時間を大幅に短縮することがでさるまた、複数サンプルのデータを.平均化するとともに校正して合否判定するようにしているので、各のデ一夕に乗っているランダムノィズや系統ノィズの影響が軽減され、高精度な検査を行うことができる。ルチプレクサおよび A / D変換部として高速に動作可能なものを用いることによ、短い時間内で行えるサンプリング回数を増やして平均化するとがでさ、検査の精度をよ Ό高いものとすることができる。

また、本発明の他の態様では、半導体が備える複数のアナログ出力端子から出力される複数のアナログ信号を Aノ D変換して得られたデジ夕ルの特性計測データをもとに 1 次的な合否判定を行う。そして、 1 次的な合否判定に合格したデジタルデータに基づいて 2 次的な合否判定を行うようにしている。

このように構成した本発明によれば、上述した効果に加えて、以下のような効果も奏する。すなわち、本発明によれば、 1 次的な合否判定に合格したデジタルデータだけが 2 次的な合否判定の対象とされることとなれにより、 2 次合否判定部に送られるアン夕ルデ一夕の量が削減されるので、スループットが向上しよ Ό 同速に処理して検査時間を大幅に短縮することができる。

また本発明の他の態様では被検対象である半導体が備える複数の出力子カゝら出力されるデジ夕ル信号を T / D変換平均化および校正して校正された特性計測デ夕を半導体の合否判定部に供給するうにしている

このように構成した本発明によれば複数の出力端子から出力されるテン夕ル信号が T D変換され T D変換後の早い段階で平均化されてデー夕量が減るので、多量に並列化された伝送路ゃ処理回路が必要なくなり、装置を小型化することがでさるまた、デ一夕暈一が少ないのでスループッ卜ち向上し、向速処理して検査時間を大幅に短縮することができる。 /こ複数サンプルのデ夕を平均化するとともに校正して合否判定するよにしているので、各のデータに乗ているランダムノイズや系統ノィズの影響が軽減され冋精度な検査を行うことがでさ。

図面の簡単な説明

図 1 は、ゥェ八上に構成された L S I の検査を行うための従来のテス卜システムの簡略構成を示す図である

図 2 は、第 1 第 5 の実施形態によるテス卜システムの全体の概略構成例を示す図である

図 3 は、第 1 の実施形態によるマザ ―ポドおよびド- ターポードの内部構成例を示すブロック図である

図 4 は、第 1 第 2 および第 5 の実施形態によるマルチプレクサの概略構成例を示すブロック図である

図 5 は、第 2 の実施形態によるザ一ポードおよびドーターボードの内部構成例を示すブロソク図である

図 6 は、第 3 の実施形態によるザ一ボードおよびドーターポードの内部構成例を示すブロク図である

図 7 は、第 4 の実施形態によるザ一ボードおよびドー夕一ボードの内部構成例を示すブロック図である

図 8 は、第 5 の実施形態によるザ一ポードおよびドー夕一ポードの内部構成例を示すブロック図である発明を実施するための最良の形

(第 1 の実施形態）

以下、本発明による第 1 の実施形態を図面に基づいて説明する。図 2 は、第 1 の実施形態によるテス卜システムの全体の概略構成例を示す図である。図 2 に示すように第 1 の実施形態のテス卜システムは、パーソナルコンピュー夕 1 0 ザ一ボ一 F 1 1 H一夕一ボード 1 2 、プローブカード 1 3 、チャック 1 4 プ口一バ 1 5 を備えて構成されている。プロ一ブカード 1 3 には数のプロ一ブ針 1 3 aが配設されている。

フローバ 1 5 上に形成されたチャック 1 4 の上に被検査対象のゥェ一ハ Wが載置されのゥェ一ノヽ W上に構成された L S I の各入出力端子に、プロ一ブカ ―ド' 1 3 のプローブ針 1 3 a が当てられる。プーブカ

— ド 1 3 は F一夕ーボ一 K 1 2 を介してマザ一ポ — ド 1 1 に接続され

、マザ一ポ ― ド 1 1 は、 I / ケーブル 1 6 を介してパーソナルコンビ夕 1 0 に接 feeされている。なはマザ —ボード 1 1 をパ一ソナルコンピュ夕 1 0 に I / 〇ケーブル 1 6 によつて直接接しているが、インターネットや L A N (Local Area Network) などのネットヮークを介して接続するようにしても良い。

ドーターボード 1 2は、マザ一ボード 1 1 およびプローブカード 1 3 と着脱可能に電気的に接続する。このドー夕一ボード 1 2 を被検査対象の L S I に応じて交換することにより、規格の異なる L S I の検査にも柔軟に対応できるようになつている。

図 3 は、マザ一ボード 1 1 およびドーターボード 1 2 の内部構成例を示すブロック図である。図 3 に示すように、マザ一ボード 1 1 は、マルチプレクサ 2 1 と判定処理部 2 2 とを備えて構成されている。また、ド一夕一ボード 1 2 は、アナログインタフェース部 3 1 と、 A / D ( Analog/Digi tal) 変換部 3 2 と、平均化処理部 3 3 と、校正処理部 3 4 と、デジタルインタフエース部 3 5 とを備えて構成されている。

ドーターポード 1 2 のアナ口グィン夕フエース部 3 1 は、ゥェ —八 W の上に形成された L S I が持つ複数のァナログ出力端子からプローブカ

— ド 1 3 を介して出力される複数のァナ □グ信号を入力して、 *—れをマザ一ボード 1 1 のマルチプレクサ 2 1 に出力するここで入力するアナログ信号は、被検查対象の L S I にテス卜データを入力したとさに当該

L S I の内部回路を通って複数のアナ □グ出力端子から出力される電圧値である。

マルチプレクサ 2 1 は、アナ口グイン夕フエ一ス部 3 1 から入力した複数のアナログ信号をマルチプレクスして信号数を減らし、その結果をドー夕一ポード 1 2 の Aノ D変換部 3 2 に供給する。 A / D変換部 3 2 は、マザ一ボード 1 1 のマルチプレクサ 2 1 力 ^ ら返されるァナ口グ信号デシタル 5 タに変換する。

平均化処理部 3 3 は、 A / D変換部 3 2 により得られた複数サンプル分のデジタルデ一夕 (デジタル化された電圧値）を平均化する処理を行うこの平均化処理によ 0 、被検查対象の L S I に生じるノイズに起因する電圧値のランダム誤差を小さ < することがでさるまた、 A Z D変換後の早い段階で平均化してお < ことによってデ一夕 &が減り、以降の処理が楽になる

校正処理部 3 4 は、 L S I の系統誤差（偶然によらない、一定の傾向を持つたノイズ ) を小さくするための処理を行う例えば、平均化処理部 3 3 より出力されたデジ夕ルァ一夕値から所定の才フセット値を引 < 処理を行う。この場合のォフセッ卜値は、テスト丁 ―夕を L S I に入力したとさに出力端子から出力される電圧の期待値からのずれ量として適当な値を δ又 hしておく。

ァジ夕ルイン夕フエ一ス部 3 5 は、校正処理部 3 4 により校正された

T ン夕ルデ一夕を入力して、しれをマザ一ボード 1 1 に出力する。ザ一ポ一ド 1 1 の判定処理部 2 2 は、ァシ夕レイン夕フェース部 3 5 から入力したデジ夕ルデータをもとに、被検査対象のし S I の合否判定を行い、その結果を I / Oケ一ブル 1 6 を介してパーソナルコンピュー夕 1

0 に出力する。

上述のマルチプレクサ 2 1 は、図 4 に示すように、卜 ―ナメント状に接続された複数のトランジス夕スィッチ 4 1 を有してお Ό 、 L S I の複数のアナログ出力端子からプ o―ブ力一ド 1 3 を介して出力された複数のアナログ信号がこれら複数の卜ランジスタスィチ 4 1 を順次通ることによってマルチプレクスされ、信号数が減らされるよ Ό になっている

。例えば、被検査対象の L S I が 1 0 0 0 ピン出力である場合（例えば

、ソース： 7 2 0 ピン、ゲ一卜： 3 2 0 ピン）、 1 0 0 0 ピンから出力される 1 0 0 0個のアナ口グ信をルチプレクスして、ソースのアナログ信号を 1 個、ゲートのァナ口グ信号を 1 個に減らす

通常、複数の卜ランジス夕スィッチを卜ーナメン卜状に接続した場合、後段側のトランジス夕スィツチにはそれよ Ό 段に接続されている複数の卜ランジスタスィツチの負荷もかかるためその負荷量は後段にいく程大きなものとなる。したがつて多くの卜ランジス夕スィッチを卜ーナメント状に接続すると、この大さな負荷の響により動作速度が遅くなつてしまう。そこで本実施形では、卜ランジスタスィッチの所々にリレ —スイツチを設け、このリレスイツチをオン Zオフするレスィツチをォフ状態にすることにより、前段に接続されている卜ランジスタスィッチの負荷を切り離して後段側の卜ランジスタスィッチにかかる負荷量を少なくすることがでさるれにより、マルチプレクサ

2 1 の動作を高速にすることがでさる。本施形態では、 1 m s 禾王度の僅かな時間で 1 0 0 0 ピン出力のマルチプレクス動作を完了させるとがでさる。

高速にマルチプレクスされたァナ □グ信号を A D変換する A / D変換部 3 2 としては、マルチプレクサ 2 1 の動作速度と同等の 1 0 0 n s 程度で高速に動作可能なものを用いる変換精度としては例えば 1 2 ビット精度のものを用いるこれによ Ό 被検査対象である L S

I の複数のアナログ出力端子から出力された 1 0 0 0個のアナ □グ信を、それぞれ 1 0サンプルの平均化を行いながら 1 m s 程度の僅かな時間で 1 2 ビッ卜精度のデジ夕ルデ ―夕に変換することができるよにしている

本実施形態では、 L S I に同じテストデータを入力して各出力端子から出力されるァナログ信号を A D変換部 3 2 で例えば 1 0 回サンプリングし、その結果を平均化処理部 3 3 で平均化する。この平均化処理によりそれぞれのアナログ信号に乗つているノイズの影響が軽減され、 ΙΒ度な特性計測デ一夕を得ることができる。上述のように、 1 0 0 0 ピン分のアナ口グ信号を 1 回サンプリングするのに要する時間は、僅か 1 0 0 S 程度である。そして、このデジタルデータの 1 0サンプング分を平均化することによって特性計測デ一夕を得ているので、全体の計測時間は 1 m s 程度となる。これは、 1 回の検査に 1 s 程度の時間を要していた従来と比べて非常に僅かな時間であり、従来に比ベて検査時間を格段に短縮することができる。

すなわち、従来は、図 1 に示したようにテス夕本体 1 0 1 とテス卜ぺッド 1 0 2 との間を専用ケーブル 1 0 6 で繋ぎ、この専用ケ一ブル 1 0

6 を介して多量のデ一夕を送信してからテス夕本体 1 0 1 でデ一夕処理を行っていた。そのため、専用ケーブル 1 0 6 による転送速度の制約を受けるだけでなく、. テスタ本体 1 0 1 に送られた多量のァ一夕を使つて

L S I の合否判定を行う必要があり、 1 回の検査に多くの時間を要していた。

これに対して、本実施形態では、マザ一ボード 1 1 と ―夕ーボ ―

1 2 の基板上だけに配線をとどめ、高速なマルチプレクサ 2 1 と m速な

A Z D変換部 3 2 を用いている。これにより、マルチプレクス動作と A

Z D変換動作を 1 0 O n s 程度の短時間で行うことがでさ、 1 0 M H z 程度まで処理周波数を高めることができる。そして、計測デ ―夕の精度を上げるためにサンプリングを 1 0 回行つて平均化したとしてち、全体の処理時間は 1 m s 程度と非常に僅かで済む。さらに、一夕ーポ

1 2 からマザ一ボード 1 1 の判定処理部 2 2 に出力される信号数は、早期のマルチプレタス動作で非常に少なくされるとともに、 A / D変換後も比較的早い段階で平均化処理部 3 3 による平均化処理によてデ ―夕量が減らされているので、スループットも向上する。

以上詳しく説明したように、第 1 の実施形態によれば、多ピン出力の L S I について電気的特性の検査（ドラィバ電圧測定を行ゲー卜ライノテストゃソースドライノ 'テスト等）を高速かつ高精度に行うとが可能であるしかも、 L S I の複数の出力端子から出力されるネ复数のァナ口グ信号を早い段階でマルチプレクスして信号数を減らすともに、

A / D変換後の早い段階でデジ夕ルデ一夕を平均化してデ ―夕量を減らしているので、多量に並列化された伝送路や処理回路が必要な < な Ό、テス卜システムの構成を従来に比べて格段に小さくすることがでさる。

(第 2 の実施形態 )

次に、本発明の第 2 の実施形態を図面に基づいて説明する第 2 の実施形態によるテストシステムの全体構成は、図 2 と同様である

図 5 は、第 2 の実施形態に：係るマザ一ボード 1 ：【およびド一一夕ーボ . ド 1 2 の内部構成例を示すブロック図である。なお、この図 5 において、図 3 に示した符号と同一の符号を付したものは同一の機能を有するものであるので、ここでは重複する説明を省略する。

図 5 に不すように、第 2 の実施形態によるマザ一ボ一ド' 1 1 は、図 3 に示した判定処理部 2 2 の代わりに 2 次判定処理部 2 3 を備えて構成されているまた、第 2 の実施形態によるドーターポード' 1 2 は、校正処理部 3 4 と T ンタリレインタフエース部 3 5 との間に 1 次判定処理部 3 6 を更に備えて構成されている。

1 次判定処理部 3 6 は、校正処理部 3 4 により校正されたデン夕ルデ一夕を対象として 1 次的な合否判定を行い、余分なデ一夕を削減する処理を行うここで行う処理の内容は、例えば、校正処理部 .3 4 において了ン夕ルァ一夕値から所定のオフセッ卜値を引いても、その演算結果のテ一夕値が期待値から大きくずれている場合（例えば、校正処理部 3 4 から出力されるデータ値と期待値と差が所定値以上の場合）に、被検査対象の L S I には不具合があると判断して、そのデータを破棄するといつたちのである

第 2 の実施形態においてデジ夕ルィン夕フェース 3 5 は、 1 次判定処理部 3 6 による 1 次的な合否判定で合格と判定されたデジタルデー夕のみをマザ一ボード 1 1 に出力する。

マザ一ボード 1 1 の 2 次判定処理部 2 3 は、丁ジタルィン夕フエ ―ス部 3 5 から入力したデジタルデータをもとに、被検査対象である L S I の 2 次的な合否判定を行い、その結果を I / Oケーブル 1 6 を介してパ一ソナルコンピュータ 1 0 に出力するしこで行う 2 次的な合否判定の処理は、図 3 に示した判定処理部 2 2 が行う合否判定の処理と同様のものであり、 1 次判定処理部 3 6 によつて行われる 1 次的な合否判定に比ベて、より高度な判定を行うものであるしたがつて、 1 次判定処理部

3 6 による合否判定に比べて 2 次判定処理部 2 3 による合否判定の方が処理に時間がかかる。

以上詳しく説明したように、第 2 の実施形態では、高度な合否判定を行う前に簡易的な合否判定を行い、被検査対象の L S I に明らかに不具合があると思われるものについてはそれ以上の検査は行わないようにしているすなわち、 1 次判定処理部 3 6 での 1 次的な合否判定に合格したデジ夕ルデ一夕だけが 2 次判定処理部 2 3 に送られて 2次的な合否判定の対象とされることとなるので、よ Ό検査に時間のかかる 2 次判定処理部 2 3 に送られるデジ夕ルデータの m.を削減することができる。これにより、上述した第 1 の実施形態に比ベてスループッ卜が更に向上し、より高速に処理して検査時間を大幅に短縮することができる。

(第 3 の実施形態 )

次に、本発明の第 3 の実施形態を図面に基づいて説明する。上述した第 1 および第 2 の実施形態は、被検対象の L S I にテストデータを入力したとさにァナログ出力端子から出力される電圧値を基準として L S

I の検を行うちのであつた。これに対して、以下に述べる第 3 の実施形態は、 L S I にパルス状のデジ夕ル丁 ―夕を入力したときにデジタル出力端子から出力されるデジタルデータの時間的なずれ（応答時間など ) を基準として L S I の検査（いわゆるタイミングテスト）を行うものである。

第 3 の実施形態によるテス卜システムの全体構成は、図 2 と同様である。図 6 は、第 3 の実施形態に係るマザ一ボード 1 1 およびドーターボード 1 2 の内部構成例を示すブロック図である。

図 6 に示すよ Ό に、第 3 の実施形態によるマザ一ポ一ド' 1 1 は、タイミング発生部 4 1 と、スィッチアレィ 4 2 と、判定処理部 4 3 とを備えて構成されているた、第 3 の実施形態によるドー夕一ポード 1 2 は

、デジ夕ルイン夕フェ ―ス部 5 1 と， T , Z D ( T i me / D i g i t a l ) 変換部 5

2 と、平均化処理部 5 3 と、校正処理部 5 4 とを備えて構成されているマザ一ボード 1 1 の夕ィング発生部 4 1 は、被検査対象の L S I に供給するアン夕ル入力信号 (例えば、所定のタイミングに立上りと立下りを有するパルス信 - ) を発生し、一夕一ボード 1 2 の τ ンタルインタフエース部 5 1 に出力する。テシ夕ルイン夕フェース部 5 1 は、タイミング発生部 4 1 から供給されたデン夕ル入力信号を L S I のデジ夕ル入力端子に出力し、その結果として L S I の各デジタル出力端子から返されてくるデシ夕ル出力信号 (し S I の特性計測データ ) を入力する。そして、し S I から入力したデジ夕ル τ一夕をマザーポ一ド 1 1 のスィツチァレィ 4 2 に出力する <

スィッチアレイ 4 2 は、デジタルインタフェース部 5 1 から入力した複数のデジタルデータをスイッチングしてドーターボ一ド 1 2 の T Z D 変換部 5 2 に供給する。ここではマルチプレクサではなくスィツチァレィ 4 2 を用いているが、これは、デジタル出力端子の数がそれほど膨大でなく、リレースイッチをアレイ状に配置したスィッチアレイ 4 2 でも充分に対 ) 'に、可能だからである丁ンタル出力端子の数が非常に多く、丁ジ夕ルイン夕フエース部 5 1 に入力されるデジ夕ルデ夕の数が膨大となる場口はスつツチァレィ 4 2 の代わりにマルチプレクサを用いることも可能である。このとさ図 3 のマルチプレクサ 2 1 と同様に、卜ランジスタスィッチとリレ ―スィッチとの組み合わせで構成しても良い。なお、スッチアレイ 4 2 の場 α マルチプレクサのよに卜ランジス夕スィッチが卜 —ナメン卜状に接続されることがないので、大きな負荷力かかるとはなく、速な動作を実現することができる

Τ Z D変換部 5 2 は、デジ夕ルィン夕フエース部 5 1 よ Ό し S I のデジ夕ル入力端子にデジ夕ルテ夕を入力してカゝらし S I の τ ンタル出力端子からデジタルデータが出力されそれがスッチアレィ 4 2 を介して T Z D変換部 5 2 に入力されるまでの時間（ L S I にパルスを入力してから測定デ夕が得られるまでの F心合時間）を丁ジタル 1 夕に変換する。

平均化処理部 5 3 は、 Τ / D変換部 5 2 により得られた数のデジ夕ルデ一夕（デジタル化された答時間 ) を平均化する処理を行う。例えば、 L S I に同じパルスデ ―夕を入力したとさに了ジ夕ル出力端子から出力されるデジタル信号を用いて Τ / D変換部 5 2 で例ば 1 0 回分の応答時間をデジタル化しその結果を平均化処理部 5 3 で Ψ均化する処理を行う。この平均化処理によ被検査対象のし S I に生じるノィズに起因する応答時間のランダム誤差を小さくすることがでさるよ /

、早い段階で平均化してお < とによゥてデータ虽が減り以降の処理が楽になる。

校正処理部 5 4 は、被検対象である L S I の系統^ ^を小さくするための処理を行う。例えば平均化処理部 5 3 よ Ό 出力された応答時間のデジ夕ルデ一夕値から所定のオフセッ卜値を引ぐ処理を行う。この場 σ の才フセッ卜値は、デジ夕ルテ一夕を L S I に入力したとさに測定デ一夕が得られるまでの応答時間の期待値からのずれ量として迥当な値を定しておくこの校正処理部 5 4 によ Ό校正されたデン夕ル丁一夕は

、デジ夕ルイン夕フェース部 5 1 を介してド一ターボ一ド' 1 2 の判定処理部 4 3 に供給される。

判定処理部 4 3 は、デジ夕ルィン夕フ X一ス部 5 1 から入力した τ ン夕ルデ一夕をもとに、被検査対象である L S I の合否判定を行いその結果を I /〇ケ一ブル 1 6 を介してパ一ソナルコンビュ一夕 1 0 に出力する。

以上のように構成した第 3 の実施形態においても、マザ一ボード 1 1 とドー夕一ボード 1 2 の基板上だけに配線をとどめている。また、 T /

D変換後の比較的早い段階で平均化処理部 5 3 による平均化処理によつてデ一夕量が減らされているので、スループットも向上する。

したがつて、超多ピン出力の L S I について、電気的特性の検査（応答時間などを見る夕ィミングテスト）を高速かつ高精度に行うことが可能である。しかも、 Ύ / D変換後の早い段階でデジ夕ルデ一夕を平均化してデ ―夕量を減らしているので、多量に並列化された伝送路や処理回路が必要なくな Ό、テストシステムの構成を従来に比べて格段に小さくすることができる

(第 4 の卖施形態）

次に、本発明の第 4の実施形態を図面に基づいて説明する。第 4 の実施形態によるテス卜システムの全体構成は、図 2 と同様である。

図 7 は、第 4 の実施形態に係るマザ一ボード 1 ： L およびド一ターボ' ド 1 2 の内部構成例を示すブロック図である。なお、この図 7 において、図 6 に示した符号と同一の符号を付したものは同一の機能を有するものであるので、ここでは重複する説明を省略する。図 7 に示すように、第 4 の実施形態によるマザーボード 1 1 は、図 6 に示した判定処理部 4 3 の代わりに 2 次判定処理部 4 4 を備えて構成されている。また、第 2 の実施形態によるドー夕ポード 1 2 は、校正処理部 5 4 とデジ夕ルインタフェース部 5 1 との間に 1 次判定処理部 5 5 を更に備えて構成されている。

1 次判定処理部 5 5 は、校正処理部 5 4 により校正されたデジ夕ル τ 夕を対象として 1 次的な合否判定を行い、余分なデ一夕を削減する処理を行う。ここで行う処理の内容は、例えば、校正処理部 5 4 においてテジ夕ルデータ値から所定のオフセッ卜値を引いても、その演算結果のテ夕値が期待値から大きくずれている場合（例えば、校正処理部 5 4 から出力されるデータ値と期待値と差が所定値以上の ¾ίロ検査対象の L S I には不具合があると判断して、そのデータを破棄するといつたものある。

第 4 の実施形態においてデジ夕ルイン夕フエース 5 1 は、 1 次判定処理部 5 5 による 1 次的な合否判定で合格と判定された rシ夕リレテ一夕のみをマザ一ボード 1 1 に出力する。

ザボード 1 1 の 2 次判定処理部 4 4 は、デジ夕ルイン夕フ X ―ス部 5 1 から入力したデジタルデータをもとに、被検査対象である L S I の 2 次的な合否判定を行いその結果を I / 〇ケーブル 1 6 を介してパソナルコンピュータ 1 0 に出力するで行う 2 次的な合否判定の処理は、図 6 に示した判定処理部 4 3 が行う合否判定の処理と同様のものであり、 1 次判定処理部 5 5 によつて行われる 1 次的な合否判定に比ベて、より高度な判定を行うものである ₀ したがつて、 1 次判定処理部

5 5 による合否判定に比ベて 2 次判定処理部 4 4 による合否判定の方が処理に時間がかかる。

以上詳しく説明したように、第 4 の実施形態では、高度な合否判定を行う前に簡易的な合否判定を行い、被検査対象の L S I に明らかに不具合があると思われるものについてはそれ以上の検査は行わないようにしている。すなわち、 1 次判定処理部 5 5 での 1 次的な合否判定に合格したデジタルデータだけが 2次判定処理部 4 4 に送られて 2 次的な合否判定の対象とされることとなるので、より検査に時間のかかる 2 次判定処理部 4 4 に送られるデジタルデ一夕の量を削減することができる。これにより、上述した第 3 の実施形態に比べてスループットが更に向上し、より高速に処理して検査時間を大幅に短縮することができる。

(第 5 の実施形態）

次に、本発明の第 5 の実施形態を図面に基づいて説明する。第 5 の実施形態は、上述した第 2 の実施形態と第 4 の実施形態とを組み合わせたものである。第 5 の実施形態によるテストシステムの全体構成は、図 2 と同様である。

図 8 は、第 5 の実施形態に係るマザ一ボード 1 1 およびドー夕一ポード 1 2 の内部構成例を示すブロック図である。なお、この図 8 において

、図 5 および図 7 に示した符号と同の符号を付したものは同一の機能を有するものであるので, . ここでは重複する説明を省略する。

図 8 に示すように、第 5 の実施形、によるマザ一ポード 1 1 は、マルチプレクサ 2 1 と、夕ィミング発生部 4 1 と、スィッチァレィ 4 2 と、

2 次判定処理部 6 1 とを備えて構成されている。また、第 5 の実施形態によるドーターボード 1 2 は、アナ □グイン夕フェース部 3 1 と、 K /

D変換部 3 2 と、 Tノ D変換部 5 2 と、平均化処理部 7 1 と、校正処理部 7 2 と、 1 次判定処理部 7 3 と、丁ジ夕リレインタフエース部 7 4 とを備えて構成されている ,

一夕一ボード 1 2 の平均化処理部 7 1 は、図 5 に示した平均化処理部 3 3 および図 7 に示した平均化処理部 5 3 の両方の機能を持つたものである。すなわち、この平均化処理部 7 1 は、 A / D変換部 3 2 によ 0 得られた複数サンプル分のデジ夕ルデ一夕（ L S I にテスト ·5—夕を入力した結果として得られる電圧値をデジタル化したもので、本発明の第

1 のデジ夕ルデータに相当する）を平均化する処理を行う。また、 Τ /

D変換部 5 2 により ί 1旦

寸られた複数の τジタルデー夕 ( L S I にパルスを入力してから測定デ一夕が得られるまでの応答時間をデジ夕ル化したちので、本発明の第 2 の丁ジ夕ゾレデ一夕に相当する ) を平均化する処理を行う。

校正処理部 7 2 は、図 5 に示した校正処理部 3 4 および図 7 に示した校正処理部 5 4 の両方の機能を持ゥたものである o すなわち、この校正処理部 7 2 は、平均化処理部 7 1 より出力されるァン夕ノレ： 7 夕値から所定のオフセッ卜値を引く処理を行う。この場合のォフセッ卜値は、テストデータを L S I に入力したとさに出力端子から出力される電圧の期待値からのずれ量、パルスを L S I に入力したとさに測定デ一夕が得られるまのでの応答時間の期待値からのずれ量として M当な値をそれぞれ δ又 ¾ し Cお < 。

1 次判定処理部 7 3 は、図 5 に示した 1 次判定処理部 3 6 および図 7 に示した 1 次判定処理部 5 5 の両方の機能を持ったものであ 0 、校正処理部 7 2 により校正されたデジ夕ルデ一タを対象として、余分なデ一夕を削減する処理を行 Ό すなわち、この 1 次判定処理部 7 3 は、校正処理部 3 6 において第 1 のデジ夕ルテ一夕値から電圧値に関する第 1 のォフセット ί直を引いてち、その演算結果のデ一夕値が期待値から大さくずれている場合に、検対象の L S I には不具合があると判断して、そのデータを破棄する。また、校正処理部 5 4 において第 2 のデン夕ルつ夕値から応答時間に関する第 2 のォフセット値を引いても、その演算結果のデ一夕値が期待値から大きくずれている場合に、検査対象のし S I には不具合があると判断して、そのデータを破棄する。

デジタルインタフェース部 7 4 は、 .1 次判定処理部 7 3 による 1 次的な合否判定で合格と判定されたデジタルつ夕のみをマザ一ボード 1 1 に出力する。

マザ一ボード 1 1 の 2 次判定処理部 6 1 は、デジ夕ルイン夕フエ一ス部 7 4 から入力したデジタルデータをもとに、被検査対象である L S I の 2 次的な合否判定を行い、その結果を I / Oケーブル 1 6 を介して一ソナルコンピュータ 1 0 に出力する。この 2 次判定処理部 6 1 では、

L S I のアナログ出力端子から出力され D変換を経て 1 次判定処理部 7 3 から供給された第 1 のデジタルデ ―夕 (電圧値をデジタル化したもの）と、 L S I のデジタル出力端子から出力され 1 次判定処理部 7 3 を介して供給された第 2 のデジタルデー夕（応答時間をデンタル化したもの）との双方を含めた総合的な判定を行う。

なお、以上に示した平均化処理部 7 1 、校正処理部 7 2 、 1 次判定処理部 7 3 は、例えば 1 つの D S P ( D i g i t a l S i gn a 1 P r o c e s s o r ) によ Ό 構成することが可能である

このように構成した 5 の実施形態によれば、ドライバ電圧測定を行うドラィバテストゃ、答時間などを見るタイミングテス卜の双方を行うことが可能なテストシステムについて、超多ピン出力の L S I に関す気的特性の検査を问速かつ高精度に行うことが可能である。しカゝち

、そのテストシステムの構成を従来に比べて格段に小さ < することがでさるまた、 L S I のァナログ出力端子から出力されるァナ口グ信号に基づ < 合否判定と、 L S I のデジタル出力端子から出力されるデジ夕ル信号に基づく合否判定との両方を含めた総合的な判定を行つているので

、よ 0高精度な検査を行うことができる。

なお、上記第 1 〜第 5 の実施形態では、マザ一ボード 1 1 とドー夕一ボ一ド 1 2 とを別に設け、それぞれのボ一内に各機能プロックを配置する例について説明したが、これは配置の単なる一例に過ぎないすなわち、どの機能ブロックをマザ一ボード 1 1 とド、一ターボ一ド 1 2 のどちらに設けるかは全く任意である。また、マザ一ボード 1 1 とド'一夕一ポ ―ド' 1 2 とを区別することなく、 1枚のボ一ド'として構成しても良いまた、上 PL 1 〜第 5の実施形態では、テストの種 feとしてドラィバテス卜および夕ィミングテストを行う例について説明したが、本発明はこれ以外のテス卜にも週用することが可能である。

また、上記第 1 〜第 5の実施形態では、液晶表不装や有機 E L 装置、ブラズマ丁ィスプレイ、表面電界デイスプレイ等の表示装置に使用される超多ピン出力の L S I を被検査対象とする例について説明したが、被検査対象の半導体はこれに限定されるものではない。

また、上記第 1 〜第 5の実施形態で示した数値は何れも単なる例を Γ< すのであつて、本発明はこれに限定されるものではない。

その他、上記実施形は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神

、またはその主要な特徴から逸脱することなく、様々な形で実施するしとができる。産業上の利用可能性

本発明は、超多ピン出力の L S I に関する電気的特性の検査を行うテストシステムに有用である。

Claims

請求の範囲

1 . 複数の出力端子からアナログ信号を出力する半導体のテストシステムであって、

上記複数の出力端子から出力される複数のアナログ信号をマルチプレクスして信号数を減らすマルチプレクサと、

上記マルチプレクサから出力されるアナログ信号をデジタルデータに変換する A Z D変換部と、

上記 A / D変換部により得られたデジタルデータの複数サンプル分を平均化する平均化処理部と、

上記平均化処理部より出力されたデジタルデータ値から所定のオフセット値を引くことによって上記半導体の系統誤差を除去する校正処理部と、

上記校正処理部より出力されたデジタルデータをもとに上記半導体の合否判定を行う判定処理部とを備えたことを特徴とする半導体のテストシステム。

2 . 上記マルチプレクサは、卜一ナメン卜状に接続された複数のトランジスタスィツチと、

上記複数のトランジス夕スィツチの所に設けたリレースィツチとを備えて構成され、

上記リレースィツチをォンノオフすることを特徴とする請求の範囲第

1 項に記載の半導体のテス卜システム。

3 . 上記校正処理部より出力されたデジ夕ルデータに基づいて上記半導体の 1 次的な合否判定を行う 1 次判定処理部を更に備え、

上記判定処理部では、上記 1 次判定処理部による 1 次的な合否判定で合格と判定されたデジ夕ルテ一夕をもとに 2 次的な合否判定を行うことを特徴とする求の範囲第 1 項 (こ記載の半導体のテス卜システム。

4 . 複数の出力端子からデジ夕ル信号を出力する半導体のテス卜システムであつて、

上記複数の出力端子から出力されるデジタル信号について、当 S亥丁ジ夕ル信号が得られるまでの応答時間をデジタルデータに変換する T D 変換部と、

上記 T / D 換部により得られたデジタルデ一夕の複数サンプル分を平均化する平均化処理部と、

上記校正処理部より出力されたデジタルデータをもとに上記半導体の合否判定を行う判定処理部とを備えだことを特徴とする半導体のテストシステム。

5 . 上記校正処理部より出力されたデジタルデータに基づいて上記半導体の 1 次的な合否判定を行う 1 次判定処理部を更に備え、

上記判定処理部では、上記 1 次判定処理部による 1 次的な合否判定で合格と判定されたデジタルデータをもとに 2次的な合否判定を行うことを特徴とする請求の範囲第 4項に記載の半導体のテストシステム。

6 . 複数のアナログ出力端子からアナログ信号を出力するとともに、複数のデジタル出力端子からデジタル信号を出力する半導体のテストシステムであって、

上記複数のアナログ出力端子から出力される複数のアナログ信号をマルチプレクスして信号数を減らすマルチプレクサと、

上記マルチプレクサから出力されるアナログ信号を第 1 のデジタルデ一夕に変換する A D変換部と、上記複数のデジタル出力端子から出力されるデジタル信号について、当該デジタル信号が得られるまでの応答時間を第 2 のデジタルデータに変換する T / D変換部と、

上記 A / D変換部により得られた第 1 のデジタルデータの複数サンプル分を平均化するとともに、上記 T Z D変換部により得られた第 2 のデジタルデータの複数サンプル分を平均化する平均化処理部と、

上記平均化処理部より出力された第 1 のデジ夕ルテ ―夕値から第 1 のオフセット値を引くとともに、上記平均化処理部よ出.力された第 2 のデジタルデ一夕値から第 2 のオフセット値を引くことによつて上記半導体の系統誤差を除去する校正処理部と、

上記校正処理部より出力された第 1 のデジタル τ ―夕および第 2 のジタルデータをもとに上記半導体の合否判定を行判定処理部とを備えたことを特徴とする半導体のテストシステム。

7 . 上記校正処理部より出力された第 1 のデジタルデータおよび第 2 のデジタルデータに基づいて上記半導体の 1 次的な合否判定を行う 1 次判定処理部を更に備え、

上記判定処理部では、上記 1 次判定処理部による 1 次的な合否判定で合格と判定された第 1 のデジタルデータおよび第 2 のデジタルデータをもとに 2次的な合否判定を行うことを特徴とする請求の範囲第 6 項に記載の半導体のテストシステム。

8 . 複数の出力端子からアナログ信号を出力する半導体のテストシステムであって、

上記複数の出力端子にプローブ針が当てられるプローブカードと、外部のコンピュータまたはネットワークに接続されるマザ一ポードと上記プローブカードと上記マザ一ポードとの間に着脱可能に接続されるドーターボ一ドとを備え、

上記複数の出力端子から上記プローブカードを介して出力される複数のアナログ信号を入力して出力するアナログインタフェース部と、上記アナログインタフェース部から入力した複数のアナログ信号をマルチプレクスして信号数を減らすマルチプレクサと、

上記 A Z D変換部により得られたデジタルデータの複数サンプル分を平均化する平均化処理部と、

上記平均化処理部より出力されたデジタルデ一夕値から所定のオフセット値を引くことによって上記半導体の系統誤差を除去する校正処理部と、

上記校正処理部より出力されたデジタルデータを入力して出力するデジタルインタフェース部と、

上記デジタルインタフェース部から入力したデジタルデータをもとに上記半導体の合否判定を行う判定処理部とを、

上記マザーボ一ドおよび上記ド一ターボ一ドの何れかに備えることを特徴とする半導体のテストシステム。

9 . 上記マルチプレクサは、トーナメント状に接続された複数のトランジスタスィツチと、

上記複数のトランジスタスィツチの所々に設けたリレースィツチとを備えて構成され、

上記リレースィツチをオン/オフすることを特徴とする請求の範囲第 8 項に記載の半導体のテストシステム。

1 0 . 複数の出力端子からデジタル信号を出力する半導体のテストシステムであって、上記複数の出力端子にプローブ針が当てられるプローブカードと、外部のコンピュータまたはネットワークに接続されるマザ一ポードと上記プローブ力一ドと上記マザ一ポードとの間に着脱可能に接続されるドーターボ一ドとを備え、

上記複数の出力端子から上記プローブカードを介して出力される複数のデジタル信号を入力して出力するデジタルインタフェース部と、上記デジタルイン夕フエ一'ス部から入力したデジ夕ル信号について、当該デジタル信号が得られるまでの応答時間をデジタルデータに変換する T Z D変換部と、

上記 T Z D変換部により得られたデジタルデータの複数サンプル分を平均化する平均化処理部と、

上記平均化処理部より出力されたデジタルデータ値から所定のオフセット値を引くことによって上記半導体の系統誤差を除去し、その結果を上記デジタルインタフェース部に供給する校正処理部と、

上記デジタルインタフェース部から入力した校正済みのデジタルデー夕をもとに上記半導体の合否判定を行う判定処理部とを、

上記マザ一ポードおよび上記ドー夕一ポードの何れかに備えることを特徴とする半導体のテストシステム。

1 1 . 上記校正処理部より出力されたデジタルデータに基づいて上記半導体の 1 次的な合否判定を行う 1 次判定処理部を更に備え、

上記判定処理部では、上記 1 次判定処理部による 1 次的な合否判定で合格と判定されたデジタルデータをもとに 2次的な合否判定を行うことを特徴とする請求の範囲第 8項〜第 1 0項の何れか 1 項に記載の半導体のテス卜システム。