KR20070053719A - 반도체 테스트 시스템 - Google Patents

Abstract

멀티플렉서 및 테스트 합격 여부의 판정 처리부를 내부에 가지는 메인 보드(11)와, A/D 변환부 및 평균화 처리부를 내부에 가지는 도터 보드(12)를 구비하고, 피검사 대상인 웨이퍼 W 상에 구성된 LSI가 구비하는 복수개의 출력 단자로부터 출력되는 복수개의 아날로그 신호를 메인 보드(11)에서 조기 단계에서 다중화하여 신호 개수를 줄이고, 그 결과를 도터 보드(12)에서 A/D 변환 및 평균화하여, 평균화된 특성 계측 데이터를 메인 보드(12)에 공급하여 합격 여부 판정을 행하도록 함으로써, 다량으로 병렬화된 전송로나 처리 회로가 불필요하며, 스루풋도 향상시키는 동시에, 평균화 처리에 의해 각각의 아날로그 신호에 실려있는 노이즈의 영향을 경감시킬 수 있도록 한다.

반도체 테스트, 노이즈, 멀티플렉서, 다중화, A/D 변환, LSI, 오차 측정, 불량 판정, 아날로그, 디지털

Description

반도체 테스트 시스템{SEMICONDUCTOR TEST SYSTEM}

본 발명은, 반도체 테스트 시스템에 관한 것으로서, 특히, 초다핀 출력의 LSI에 대한 전기적 특성의 검사를 행하는 테스트 시스템에 사용하기에 바람직한 것이다.

액정 표시 장치나 유기 EL 표시 장치, 플라즈마 디스플레이, 표면 전계 디스플레이 등의 표시 장치에 있어서는, 화상 데이터가 구동 회로 등의 전자 회로에 의해 처리되고, 상기 구동 회로가 구비하는 복수개의 출력 단자로부터 표시 소자로 출력된다. 구동 회로의 각 출력 단자에 대응하여 설치된 구동 트랜지스터나 전자 회로의 구성 소자에는 전기적 특성에 편차가 많으므로, 각 출력 단자로부터 출력되는 신호치에는 편차가 발생한다. 그래서, 각 출력 단자로부터 출력되는 신호치의 상대 오차나 절대 오차를 측정하여, 불량 제품을 선별하는 검사 장치(테스트 시스템)가 필요하다.

도 1은, 웨이퍼 W 상에 구성된 LSI의 검사를 행하기 위한 종래의 테스트 시스템을 간략하게 나타낸 모식도이다. 도 1에 나타낸 바와 같이, 종래의 테스트 시스템은, 워크스테이션(100), 테스터 본체(101), 테스트 헤드(102), 퍼포먼스 보드(103), 프로브 카드(104), 프로버(105)를 구비하여 구성되어 있다. 프로브 카 드(104)에는 복수개의 프로브 침(104a)이 설치되어 있다.

프로버(105) 상에 형성된 척(chuck, 도시하지 않음) 상에 피검사 대상의 웨이퍼 W가 탑재되고, 상기 웨이퍼 W 상에 구성된 LSI의 각 입출력 단자에, 프로브 카드(104)의 프로브 침(104a)이 접촉된다. 프로브 카드(104)는 퍼포먼스 보드(103)를 통하여 테스트 헤드 (102)에 접속되고, 테스트 헤드 (102)는 케이블(106)을 통하여 테스터 본체(101)에 접속되어 있다.

테스트 헤드 (102)는, LSI의 각 출력 단자로부터 출력되고, 프로브 카드(104)와 퍼포먼스 보드(103)를 통하여 입력되는 신호를 증폭하거나, 디지털 데이터로 변환하는 등의 사전 처리를 실행한다. 상기 사전 처리는, 테스트 헤드 (102)에 대해서 착탈 가능하게 이루어진 프론트 엔드 카드에 의해 실행된다. 또한, 테스터 본체(101)는, 자체에 저장되어 있는 검사 프로그램에 따라, 테스트 헤드 (102)를 통하여 보내져 오는 특성 계측 데이터에 기초하여, 웨이퍼 W에 형성된 LSI의 합격 여부 판정을 행한다. 상기 합격 여부 판정을 포함하는 후 처리는, 테스터 본체(101)에 대해서 착탈 가능하게 이루어진 모듈에 의해 실행된다.

퍼포먼스 보드(103)는, 테스트 헤드 (102) 및 프로브 카드(104)와 착탈 가능하게 전기적으로 접속한다. 테스터 본체(101) 내의 모듈과, 테스트 헤드 (102) 내의 프론트 엔드 카드와, 퍼포먼스 보드(103)를 피검사 대상의 LSI에 따라 교환함으로써, 규격이 상이한 LSI의 검사에도 유연하게 대응 가능하도록 되어 있다.

그런데, 표시 장치의 구동 LSI로 대표되는 화상 신호를 다핀으로 출력하는 반도체 회로의 검사에서는, 측정해야 할 출력값이 많으므로, 스루풋을 향상시키기 위해, 출력값을 동시에 측정하는 등의 병렬화가 필요하다. 그러므로, 종래, 구동 LSI의 출력 단자(핀) 수에 따른 개수의 프로브 침(104a)을 프로브 카드(104)에 배치한 다핀 대응 테스트 시스템이 제공되고 있다.

그런데, 최근에는 구동 LSI의 고정밀화가 진행됨에 따라, 프로브 카드(104)의 프로브 침(104a)이 1000 핀을 넘는 것도 필요하게 되었다. 1000 핀이면, 1000 핀분량 만큼의 신호가 테스터 본체(101), 테스트 헤드 (102), 퍼포먼스 보드(103), 프로브 카드(104) 사이에서 병렬적으로 처리된다. 그러므로, 이와 같은 다핀 대응의 테스트 시스템의 구성은 대규모화되어 있다.

전술한 바와 같은 문제를 회피하기 위해, 구동 LSI의 복수개의 출력 단자로부터 출력되는 신호를, 소정 개수의 출력 단자에 대해서 하나의 비율로 설치된 검사 단자로부터 외부로 별도로 출력하는 기술이 제안되어 있다(예를 들면, 특허 문헌 1 참조).

[특허 문헌 1]： 일본국 특허 제 3199827호 공보

상기 특허 문헌 1에 의하면, 하나의 검사 단자와 소정 개수의 출력 단자 사이에는 각각 스위치가 설치되고, 출력 단자에 나타나는 화상 신호를 스위치가 차례대로 선택하여 검사 단자에 출력하고 있다. 이와 같이 구성함으로써, 다수의 출력 단자보다 적은 개수의 검사 단자로부터 출력되는 화상 신호에 의해 검사를 행할 수 있다. 따라서, 구동 LSI의 초다핀화에도 대응할 수 있다.

그러나, 특허 문헌 1에 기재된 기술에서는, 다수의 출력 단자에 나타나는 화상 신호가 검사 단자를 통하여 차례대로 출력된다. 그러므로, 모든 출력값을 동 시에 측정하는 경우에 비해 많은 검사 시간을 필요로 하므로, 그만큼 테스트 비용이 증대하는 문제가 생기게 된다. 또한, 특허 문헌 1에 기재된 기술에서는, 검사 단자로부터의 출력 신호가 아날로그 신호이므로, 출력 신호에 노이즈 성분이 들어가기 쉽고, 정밀도가 높은 검사를 행하기 어려운 문제도 있다.

본 발명은, 전술한 바와 같은 문제를 해결하기 위해 이루어진 것으로서, 초다핀 출력의 LSI 에 대하여 전기적 특성의 검사를 고속이면서 고정밀도로 행할 수 있는 소형의 테스트 시스템을 제공하는 것을 목적으로 한다.

전술한 바와 같은 문제를 해결하기 위해, 본 발명에 따른 반도체 테스트 시스템에서는, 피검사 대상인 반도체가 구비하는 복수개의 출력 단자로부터 출력되는 복수개의 아날로그 신호를 조기 단계에서 다중화하여 신호 개수를 줄이고, 그 결과를 A/D 변환, 평균화 및 교정하여, 교정된 특성 계측 데이터를 반도체의 합격 여부 판정부에 공급하도록 하고 있다.

전술한 바와 같이 구성된 본 발명에 따르면, 복수개의 출력 단자로부터 출력되는 복수개의 아날로그 신호가 조기 단계에서 다중화되어 신호 개수가 줄어드는 것과 동시에, A/D 변환 후의 조기 단계에서 데이터가 평균화되어 데이터량이 줄어들므로, 다량으로 병렬화된 전송로나 처리 회로가 불필요하게 되어, 장치를 소형화 할 수 있다. 또한, 신호 개수나 데이터량이 적기 때문에 스루풋도 향상되고, 고속으로 처리하여 검사 시간을 대폭 단축할 수 있다. 또한, 복수개 샘플의 데이터를 평균화 하는 동시에 교정하여 합격 여부를 판정하도록 하고 있으므로, 각각의 데이터에 실린 랜덤 노이즈나 계통 노이즈의 영향이 경감되어, 정밀도가 높은 검사를 행할 수 있다. 멀티플렉서 및 A/D 변환부로서 고속으로 동작 가능한 것을 사용함으로써, 짧은 시간 내에서 행하는 샘플링 횟수를 늘려 평균화할 수 있고, 검사 정밀도를 더욱 높일 수 있다.

또한, 본 발명의 다른 측면에서는, 반도체가 구비하는 복수개의 아날로그 출력 단자로부터 출력되는 복수개의 아날로그 신호를 A/D 변환하여 얻어진 디지털의 특성 계측 데이터를 기초로 하여 1차적인 합격 여부 판정을 행한다. 그리고, 1차적인 합격 여부 판정에 합격한 디지털 데이터에 기초하여 2차적인 합격 여부 판정을 행하도록 하고 있다.

이와 같이 구성된 본 발명에 따르면, 전술한 효과에 더하여, 이하와 같은 효과도 있다. 즉, 본 발명에 따르면, 1차적인 합격 여부 판정에 합격한 디지털 데이터만이 2차적인 합격 여부 판정의 대상이 된다. 이에 따라, 2차 합격 여부 판정부에 보내지는 디지털 데이터의 양이 삭감되므로, 스루풋이 향상되고, 보다 고속으로 처리하여 검사 시간을 대폭 단축할 수 있다.

또한, 본 발명의 다른 측면에서는, 피검사 대상인 반도체가 구비하는 복수개의 출력 단자로부터 출력되는 디지털 신호를 T/D 변환, 평균화 및 교정하여, 교정된 특성 계측 데이터를 반도체의 합격 여부 판정부에 공급하도록 하고 있다.

이와 같이 구성된 본 발명에 따르면, 복수개의 출력 단자로부터 출력되는 디지털 신호가 T/D 변환되고, T/D 변환 후의 조기 단계에서 평균화되어 데이터량이 줄어들므로, 다량으로 병렬화된 전송로나 처리 회로가 불필요하게 되어, 장치를 소형화할 수 있다. 또한, 데이터량이 적기 때문에 스루풋도 향상되고, 고속으로 처리하여 검사 시간을 대폭 단축할 수 있다. 또한, 복수개 샘플의 데이터를 평균화 하는 동시에 교정하여 합격 여부 판정하도록 하고 있으므로, 각각의 데이터에 실려있는 랜덤 노이즈나 계통 노이즈의 영향이 경감되어, 정밀도가 높은 검사를 행할 수 있다.

도 1은, 웨이퍼 상에 구성된 LSI의 검사를 행하기 위한 종래의 테스트 시스템의 구성을 간략하게 나타낸 도면이다.

도 2는 제1 내지 제5 실시예에 따른 테스트 시스템의 개략적인 구성예를 전체적으로 나타낸 도면이다.

도 3은 제1 실시예에 따른 메인 보드 및 도터 보드의 내부 구성예를 나타낸 블록도이다.

도 4는 제1, 제2 및 제5 실시예에 따른 멀티플렉서의 개략적인 구성예를 나타낸 블록도이다.

도 5는 제2 실시예에 따른 메인 보드 및 도터 보드의 내부 구성예를 나타낸 블록도이다.

도 6은 제3 실시예에 따른 메인 보드 및 도터 보드의 내부 구성예를 나타낸 블록도이다.

도 7은 제4 실시예에 따른 메인 보드 및 도터 보드의 내부 구성예를 나타낸 블록도이다.

도 8은 제5 실시예에 따른 메인 보드 및 도터 보드의 내부 구성예를 나타낸 블록도이다.

(제1 실시예)

이하, 본 발명에 따른 제1 실시예를 도면을 참조하여 설명한다. 도 2는 제1 실시예에 따른 테스트 시스템의 개략적인 구성예를 전체적으로 나타낸 도면이다. 도 2에 나타낸 바와 같이, 제1 실시예의 테스트 시스템은, 퍼스널 컴퓨터(10), 메인 보드(11), 도터 보드(12), 프로브 카드(13), 척(14), 프로버(15)를 구비하여 구성되어 있다. 프로브 카드(13)에는, 복수개의 프로브 침(13a)이 설치되어 있다.

프로버(15) 상에 형성된 척(14) 상에 피검사 대상의 웨이퍼 W가 탑재되고, 상기 웨이퍼 W 상에 구성된 LSI의 각 입출력 단자에, 프로브 카드(13)의 프로브 침(13a)이 접촉된다. 프로브 카드(13)는 도터 보드(12)를 통하여 메인 보드(11)에 접속되고, 메인 보드(11)는 I/O 케이블(16)을 통하여 퍼스널 컴퓨터(10)에 접속되어 있다. 그리고, 여기서는 메인 보드(11)를 퍼스널 컴퓨터(10)에 I/O 케이블(16)을 통하여 직접 접속하고 있지만, 인터넷이나 LAN(Local Area Network) 등의 네트워크를 통하여 접속하도록 해도 된다.

도터 보드(12)는, 메인 보드(11) 및 프로브 카드(13)와 착탈 가능하게 전기적으로 접속한다. 상기 도터 보드(12)를 피검사 대상의 LSI에 대응하여 교환함으로써, 규격이 상이한 LSI의 검사에도 유연하게 대응할 수 있도록 되어 있다.

도 3은 메인 보드(11) 및 도터 보드(12)의 내부 구성예를 나타낸 블록도이 다. 도 3에 나타낸 바와 같이, 메인 보드(11)는 멀티플렉서(21)와 판정 처리부(22)를 구비하여 구성되어 있다. 또한, 도터 보드(12)는 아날로그 인터페이스부(31)와, A/D(Analog/Digital) 변환부(32)와, 평균화 처리부(33)와, 교정 처리부(34)와, 디지털 인터페이스부(35)를 구비하여 구성되어 있다.

도터 보드(12)의 아날로그 인터페이스부(31)는, 웨이퍼 W 상에 형성된 LSI가 가지는 복수개의 아날로그 출력 단자로부터 프로브 카드(13)를 통하여 출력되는 복수개의 아날로그 신호를 입력받아서, 이것을 메인 보드(11)의 멀티플렉서(21)에 출력한다. 여기서 입력되는 아날로그 신호는, 피검사 대상의 LSI에 테스트 데이터를 입력할 때, 상기 LSI의 내부 회로를 통하여 복수개의 아날로그 출력 단자로부터 출력되는 전압값이다.

멀티플렉서(21)는, 아날로그 인터페이스부(31)로부터 입력받은 복수개의 아날로그 신호를 다중화하여 신호 개수를 줄이고, 그 결과를 도터 보드(12)의 A/D 변환부(32)에 공급한다. A/D 변환부(32)는, 메인 보드(11)의 멀티플렉서(21)로부터 반환되는 아날로그 신호를 디지털 데이터로 변환한다.

평균화 처리부(33)는, A/D 변환부(32)에 의해 얻어진 복수개 샘플분량 만큼의 디지털 데이터(디지털화된 전압값)를 평균화하는 처리를 행하다. 상기 평균화 처리에 의해, 피검사 대상의 LSI에 생기는 노이즈에 기인하는 전압값의 랜덤 오차를 저감시킬 수 있다. 또한, A/D 변환 후의 조기 단계에서 평균화함으로써 데이터량이 줄어들어, 이후의 처리가 간편해진다.

교정 처리부(34)는, LSI의 계통 오차(우연하게 생기는 것이 아니라, 일정한 경향이 있는 노이즈)를 작게 하기 위해의 처리를 행하다. 예를 들면, 평균화 처리부(33)로부터 출력된 디지털 데이터 값으로부터 소정의 오프셋 값을 감산하는 처리를 행한다. 이 경우의 오프셋 값은, 테스트 데이터를 LSI에 입력할 때, 출력 단자로부터 출력되는 전압의 기대치로부터 어긋나는 양으로서 적당한 값을 설정해 둔다.

디지털 인터페이스부(35)는, 교정 처리부(34)에 의해 교정된 디지털 데이터를 입력받아서, 이것을 메인 보드(11)에 출력한다. 메인 보드(11)의 판정 처리부(22)는, 디지털 인터페이스부(35)로부터 입력받은 디지털 데이터를 기초로 하여, 피검사 대상의 LSI의 합격 여부 판정을 행하고, 그 결과를 I/O 케이블(16)을 통하여 퍼스널 컴퓨터(10)에 출력한다.

상기 멀티플렉서(21)는, 도 4에 나타낸 바와 같이, 토너먼트 형태로 접속된 복수개의 트랜지스터 스위치(41)을 구비하고 있고, LSI의 복수개의 아날로그 출력 단자로부터 프로브 카드(13)를 통하여 출력된 복수개의 아날로그 신호가 이들 복수개의 트랜지스터 스위치(41)을 차례로 통과하여 다중화되어 신호 개수가 감소되도록 되어 있다. 예를 들면, 피검사 대상의 LSI가 1000 핀 출력인 경우(예를 들면, 소스： 720 핀, 게이트： 320 핀), 1000 핀으로부터 출력되는 1000개의 아날로그 신호를 다중화하여, 소스의 아날로그 신호를 하나로, 게이트의 아날로그 신호도 하나로 줄인다.

통상적으로, 복수개의 트랜지스터 스위치를 토너먼트 형태로 접속한 경우, 후단 측의 트랜지스터 스위치에는 그보다 전단에 접속되어 있는 복수개의 트랜지스 터 스위치의 부하도 걸리므로, 그 부하 양은 후단으로 갈수록 커진다. 따라서, 많은 트랜지스터 스위치를 토너먼트 형태로 접속하면, 전술한 바와 같은 큰 부하의 영향에 의해 동작 속도가 느리게 된다. 그래서 본 실시예에서는, 트랜지스터 스위치의 여러 개소에 릴레이 스위치를 설치하고, 상기 릴레이 스위치를 온/오프한다. 릴레이 스위치를 오프 상태로 설정하면, 전단에 접속되어 있는 트랜지스터 스위치의 부하를 없애서, 후단 측의 트랜지스터 스위치에 걸리는 부하 양을 줄일 수 있다. 이에 따라, 멀티플렉서(21)의 동작을 고속화할 수 있다. 본 실시예에서는, 1ms정도의 근소한 시간 내에 1000 핀 출력의 다중화 동작을 완료시킬 수 있다.

고속으로 다중화된 아날로그 신호를 A/D 변환하는 A/D 변환부(32)로서는, 멀티플렉서(21)의 동작 속도와 동등한 100ns정도로 고속으로 동작 가능한 것을 사용한다. 또한, 변환 정밀도로서는, 예를 들면 12비트 정밀도의 것을 사용한다. 이에 따라, 피검사 대상인 LSI의 복수개의 아날로그 출력 단자로부터 출력된 1000개의 아날로그 신호를, 각각 10샘플의 평균화를 행하면서 1ms정도의 근소한 시간 내에 12비트 정밀도의 디지털 데이터로 변환할 수 있도록 하고 있다.

본 실시예에서는, LSI에 동일한 테스트 데이터를 입력하여 각 출력 단자로부터 출력되는 아날로그 신호를 A/D 변환부(32)에서, 예를 들면 10회 샘플링하고, 그 결과를 평균화 처리부(33)에서 평균화한다. 이 평균화 처리에 의해, 각각의 아날로그 신호에 실려있는 노이즈의 영향이 경감되어, 고정밀의 특성 계측 데이터를 얻을 수 있다. 전술한 바와 같이, 1000 핀분량 만큼의 아날로그 신호를 1회 샘플링 하는데 필요한 시간은, 불과 100㎲정도이다. 그리고, 상기 디지털 데이터의 10샘 플링 분량을 평균화함으로써 특성 계측 데이터를 얻고 있으므로, 전체적인 계측 시간은 1ms정도가 된다. 이것은, 1회의 검사에 1s정도의 시간을 필요로 하던 종래와 비교해 매우 근소한 시간이며, 종래에 비해 검사 시간을 현격히 단축할 수 있다.

즉, 종래에는, 도 1에 나타낸 바와 같이 테스터 본체(101)와 테스트 헤드 (102) 사이를 전용 케이블(106)로 연결해, 상기 전용 케이블(106)을 통하여 다량의 데이터를 송신한 후에 테스터 본체(101)에서 데이터 처리를 행하였다. 그러므로, 전용 케이블(106)에 의한 전송 속도의 제약을 받을 뿐만 아니라, 테스터 본체(101)에 보내진 다량의 데이터를 사용하여 LSI의 합격 여부 판정을 행할 필요가 있으므로, 1회의 검사에 많은 시간을 필요로 한다.

이에 비해, 본 실시예에서는, 메인 보드(11)와 도터 보드(12)의 기판상에만 배선하여 고속의 멀티플렉서(21)와 고속의 A/D 변환부(32)를 사용하고 있다. 이에 따라, 다중화 동작과 A/D 변환 동작을 100ns정도의 단시간에 행할 수 있으므로, 10MHz정도까지 처리 주파수를 높일 수 있다. 그리고, 계측 데이터의 정밀도를 높이기 위해 샘플링을 10회 행하여 평균화한다 하더라도, 전체의 처리 시간은 1ms정도로 매우 작게된다. 또한, 도터 보드(12)로부터 메인 보드(11)의 판정 처리부(22)에 출력되는 신호 개수는, 조기의 다중화 동작으로 매우 적어지는 동시에, A/D 변환 후에도 비교적 조기 단계에서 평균화 처리부(33)에 의한 평균화 처리하여 데이터량이 줄여져 있으므로, 스루풋도 향상된다.

이상 상세하게 설명한 바와 같이, 제1 실시예에 의하면, 초다핀 출력의 LSI 에 대하여 전기적 특성의 검사(드라이버 전압 측정을 행하는 게이트 드라이버 테스 트나 소스 드라이버 테스트 등)를 고속이면서 고정밀도로 행할 수 있다. 또한, LSI의 복수개의 출력 단자로부터 출력되는 복수개의 아날로그 신호를 조기 단계에서 다중화하여 신호 개수가 줄여지고, 또한 A/D 변환 후의 조기 단계에서 디지털 데이터를 평균화하여 데이터량을 줄여 있으므로, 다량으로 병렬화된 전송로나 처리 회로가 필요 없게 되어, 테스트 시스템의 구성을 종래에 비해 현격히 작게 할 수 있다.

(제2 실시예)

다음에, 본 발명의 제2 실시예를 도면을 참조하여 설명한다. 제2 실시예에 따른 테스트 시스템의 전체 구성은 도 2와 동일하다.

도 5는, 제2 실시예에 따른 메인 보드(11) 및 도터 보드(12)의 내부 구성예를 나타낸 블록도이다. 그리고, 도 5에 있어서, 도 3에 나타낸 부호와 동일한 부호를 부여한 구성 요소는 동일한 기능을 가지므로, 여기서는 중복되는 설명을 생략한다.

도 5에 나타낸 바와 같이, 제2 실시예에 따른 메인 보드(11)는, 도 3에 나타낸 판정 처리부(22) 대신 2차 판정 처리부(23)를 구비하여 구성되어 있다. 또한, 제2 실시예에 따른 도터 보드(12)는, 교정 처리부(34)와 디지털 인터페이스부(35) 사이에 1차 판정 처리부(36)을 추가로 구비하여 구성되어 있다.

1차 판정 처리부(36)는, 교정 처리부(34)에 의해 교정된 디지털 데이터를 대상으로 하여 1차적인 합격 여부 판정을 행하고, 잔여 데이터를 삭감하는 처리를 행한다. 여기서 행하는 처리의 내용은, 예를 들면, 교정 처리부(34)에 있어서 디지 털 데이터 값으로부터 소정의 오프셋 값을 감산하더라도, 그 연산 결과의 데이터 값이 기대치로부터 크게 어긋나 있는 경우(예를 들면, 교정 처리부(34)로부터 출력되는 데이터 값과 기대치의 차이가 소정값 이상의 경우)에, 피검사 대상의 LSI에는 문제가 있는 것으로 판단하여, 그 데이터를 파기한다.

제2 실시예에 있어서 디지털 인터페이스(35)는, 1차 판정 처리부(36)에 의한 1차적인 합격 여부 판정으로 합격으로 판정된 디지털 데이터만을 메인 보드(11)에 출력한다.

메인 보드(11)의 2차 판정 처리부(23)는, 디지털 인터페이스부(35)로부터 입력받은 디지털 데이터를 기초로 하여, 피검사 대상인 LSI의 2차적인 합격 여부 판정을 행하여, 그 결과를 I/O 케이블(16)을 통하여 퍼스널 컴퓨터(10)에 출력한다. 여기서 행하는 2차적인 합격 여부 판정의 처리는, 도 3에 나타낸 판정 처리부(22)가 행하는 합격 여부 판정의 처리와 동일하며, 1차 판정 처리부(36)에 의해 행해지는 1차적인 합격 여부 판정에 비해, 보다 고도의 판정을 행한다. 따라서, 1차 판정 처리부(36)에 의한 합격 여부 판정에 비해 2차 판정 처리부(23)에 의한 합격 여부 판정은 그 처리에 시간이 걸린다.

이상 상세하게 설명한 바와 같이, 제2 실시예에서는, 고도의 합격 여부 판정을 행하기 전에, 간이 합격 여부 판정을 행하고, 피검사 대상의 LSI에 분명히 문제가 있다고 생각되면, 그 이상의 검사는 행하지 않도록 하고 있다. 즉, 1차 판정 처리부(36)에서의 1차적인 합격 여부 판정에 합격한 디지털 데이터만이 2차 판정 처리부(23)에 보내져서 2차적인 합격 여부 판정의 대상으로 되므로, 보다 검사에 시간이 걸리는 2차 판정 처리부(23)에 보내지는 디지털 데이터의 양을 삭감할 수 있다. 이에 따라, 전술한 제1 실시예에 비해 스루풋이 더욱 향상되고, 보다 고속으로 처리하여 검사 시간을 대폭 단축할 수 있다.

(제3 실시예)

다음에, 본 발명의 제3 실시예를 도면을 참조하여 설명한다. 상기 제1 실시예 및 상기 제2 실시예는, 피검사 대상의 LSI에 테스트 데이터를 입력할 때, 아날로그 출력 단자로부터 출력되는 전압값을 기준으로 하여 LSI의 검사를 행하는 것이었다. 이에 비해, 이하에서 설명하는 제3 실시예는, LSI에 펄스형의 디지털 데이터를 입력할 때, 디지털 출력 단자로부터 출력되는 디지털 데이터의 시간적인 어긋남(응답 시간 등)을 기준으로 하여 LSI의 검사(이른바 타이밍 테스트)를 행하는 것이다.

제3 실시예에 따른 테스트 시스템의 전체적인 구성은 도 2와 같다. 도 6은 제3 실시예에 따른 메인 보드(11) 및 도터 보드(12)의 내부 구성예를 나타낸 블록도이다.

도 6에 나타낸 바와 같이, 제3 실시예에 따른 메인 보드(11)는, 타이밍 발생부(41)와, 스위치 어레이(42)와, 판정 처리부(43)를 구비하여 구성되어 있다. 또한, 제3 실시예에 따른 도터 보드(12)는, 디지털 인터페이스부(51)와, T/D(Time/Digital) 변환부(52)와, 평균화 처리부(53)와, 교정 처리부(54)를 구비하여 구성되어 있다.

메인 보드(11)의 타이밍 발생부(41)는, 피검사 대상의 LSI에 공급하는 디지 털 입력 신호(예를 들면, 소정의 타이밍에서 상승 및 하강하는 펄스 신호)를 발생하고, 도터 보드(12)의 디지털 인터페이스부(51)에 출력한다. 디지털 인터페이스부(51)는, 타이밍 발생부(41)로부터 공급된 디지털 입력 신호를 LSI의 디지털 입력 단자에 출력하고, 그 결과로서 LSI의 각 디지털 출력 단자로부터 반환되는 디지털 출력 신호(LSI의 특성 계측 데이터)를 입력받는다. 그리고, LSI로부터 입력받은 디지털 데이터를 메인 보드(11)의 스위치 어레이(42)에 출력한다.

스위치 어레이(42)는, 디지털 인터페이스부(51)로부터 입력받은 복수개의 디지털 데이터를 스위칭하여 도터 보드(12)의 T/D 변환부(52)에 공급한다. 여기서는 멀티플렉서가 아닌 스위치 어레이(42)를 사용하고 있지만, 이것은, 디지털 출력 단자의 수가 그만큼 방대하지 않고, 릴레이 스위치를 어레이형으로 배치한 스위치 어레이(42)로도 충분히 대응 가능하기 때문이다. 디지털 출력 단자의 수가 매우 많고, 디지털 인터페이스부(51)에 입력받은 디지털 데이터의 수가 방대한 경우는, 스위치 어레이(42) 대신 멀티플렉서를 사용할 수도 있다. 이 때, 도 3의 멀티플렉서(21)와 마찬가지로, 트랜지스터 스위치와 릴레이 스위치의 조합에 의해 구성해도 된다. 그리고, 스위치 어레이(42)의 경우, 멀티플렉서와 같이 트랜지스터 스위치가 토너먼트 형태로 접속되지 않기 때문에, 큰 부하가 걸리지 않고, 고속의 동작을 실현할 수 있다.

T/D 변환부(52)는, 디지털 인터페이스부(51)로부터 LSI의 디지털 입력 단자에 디지털 데이터를 입력한 후에, LSI의 디지털 출력 단자로부터 디지털 데이터가 출력되고, 그것이 스위치 어레이(42)를 통하여 T/D 변환부(52)에 입력되기까지의 시간(LSI에 펄스를 입력한 후에 측정 데이터를 얻을 때까지의 응답 시간)을 디지털 데이터로 변환한다.

평균화 처리부(53)는, T/D 변환부(52)에 의해 얻어진 복수개의 디지털 데이터(디지털화된 응답 시간)를 평균화하는 처리를 행한다. 예를 들면, LSI에 동일한 펄스 데이터를 입력할 때, 디지털 출력 단자로부터 출력되는 디지털 신호를 사용하여, T/D 변환부(52)에서, 예를 들면 10회 분량만큼의 응답 시간을 디지털화하고, 그 결과를 평균화 처리부(53)에서 평균화하는 처리를 행한다. 이 평균화 처리에 의해, 피검사 대상의 LSI에 생기는 노이즈에 기인하는 응답 시간의 랜덤 오차를 작게 할 수 있다. 또한, 조기 단계에서 평균화하여 데이터량이 줄어서, 이후의 처리가 간편해진다.

교정 처리부(54)는, 피검사 대상인 LSI의 계통 오차를 작게 하기 위한 처리를 행한다. 예를 들면, 평균화 처리부(53)로부터 출력된 응답 시간의 디지털 데이터 값으로부터 소정의 오프셋 값을 감산하는 처리를 행한다. 이 경우의 오프셋 값은, 디지털 데이터를 LSI에 입력할 때, 측정 데이터가 얻어질 때까지의 응답 시간의 기대치로부터의 어긋나는 양으로서 적절한 값을 설정하여 둔다. 상기 교정 처리부(54)에 의해 교정된 디지털 데이터는, 디지털 인터페이스부(51)를 통하여 메인 보드(11)의 판정 처리부(43)에 공급된다.

판정 처리부(43)는, 디지털 인터페이스부(51)로부터 입력받은 디지털 데이터를 기초로 하여, 피검사 대상인 LSI의 합격 여부 판정을 행하여, 그 결과를 I/O 케이블(16)을 통하여 퍼스널 컴퓨터(10)에 출력한다.

이상과 같이 구성된 제3 실시예에 있어서도, 메인 보드(11)와 도터 보드(12)의 기판 상에만 배선되어 있다. 또한, T/D 변환 후의 비교적 조기 단계에서 평균화 처리부(53)에 의한 평균화 처리에 의해 데이터량이 줄여져 있으므로, 스루풋도 향상된다.

따라서, 초다핀 출력의 LSI 에 대하여, 전기적 특성의 검사(응답 시간 등을 보는 타이밍 테스트)를 고속이면서 고정밀도로 행할 수 있다. 또한, T/D 변환 후의 조기 단계에서 디지털 데이터를 평균화하여 데이터량을 줄이고 있으므로, 다량으로 병렬화된 전송로나 처리 회로가 필요 없게 되어, 테스트 시스템의 구성을 종래에 비해 현격히 작게 할 수 있다.

(제4 실시예)

다음에, 본 발명의 제4 실시예를 도면을 참조하여 설명한다. 제4 실시예에 따른 테스트 시스템의 전체 구성은 도 2와 동일하다.

도 7은 제4 실시예에 따른 메인 보드(11) 및 도터 보드(12)의 내부 구성예를 나타낸 블록도이다. 그리고, 도 7에 있어서, 도 6에 나타낸 부호와 동일한 부호를 부여하는 구성 요소는 동일한 기능을 가지는 것이므로, 여기서는 중복되는 설명을 생략한다.

도 7에 나타낸 바와 같이, 제4 실시예에 따른 메인 보드(11)는, 도 6에 나타낸 판정 처리부(43) 대신 2차 판정 처리부(44)를 구비하여 구성되어 있다. 또한, 제4 실시예에 따른 도터 보드(12)는, 교정 처리부(54)와 디지털 인터페이스부(51) 사이에 1차 판정 처리부(55)를 추가로 구비하여 구성되어 있다.

1차 판정 처리부(55)는, 교정 처리부(54)에 의해 교정된 디지털 데이터를 대상으로 하여 1차적인 합격 여부 판정을 행하고, 나머지 데이터를 삭감하는 처리를 행한다. 여기서 행하는 처리의 내용은, 예를 들면, 교정 처리부(54)에 있어서 디지털 데이터 값으로부터 소정의 오프셋 값을 감산하더라도, 그 연산 결과의 데이터 값이 기대치로부터 크게 어긋나 있는 경우(예를 들면, 교정 처리부(54)로부터 출력되는 데이터 값과 기대치의 차이가 소정값 이상의 경우)에, 검사 대상의 LSI에 문제가 있는 것으로 판단하여, 그 데이터를 파기한다.

제4 실시예에 있어서 디지털 인터페이스(51)는, 1차 판정 처리부(55)에 의한 1차적인 합격 여부 판정에서 합격으로 판정된 디지털 데이터만을 메인 보드(11)에 출력한다.

메인 보드(11)의 2차 판정 처리부(44)는, 디지털 인터페이스부(51)로부터 입력받은 디지털 데이터를 기초로 하여, 피검사 대상인 LSI의 2차적인 합격 여부 판정을 행하여, 그 결과를 I/O 케이블(16)을 통하여 퍼스널 컴퓨터(10)에 출력한다. 여기서 행하는 2차적인 합격 여부 판정의 처리는, 도 6에 나타낸 판정 처리부(43)가 행하는 합격 여부 판정의 처리와 마찬가지이며, 1차 판정 처리부(55)에 의해 행해지는 1차적인 합격 여부 판정에 비해, 보다 고도의 판정을 행하는 것이다. 따라서, 1차 판정 처리부(55)에 의한 합격 여부 판정에 비해 2차 판정 처리부(44)에 의한 합격 여부 판정가 처리에 시간이 걸린다.

이상, 상세하게 설명한 바와 같이, 제4 실시예에서는, 고도의 합격 여부 판정을 행하기 전에 간이적인 합격 여부 판정을 행하고, 피검사 대상의 LSI에 분명하 게 문제가 있다고 생각되면, 그 이상의 검사는 행하지 않도록 하고 있다. 즉, 1차 판정 처리부(55)에서의 1차적인 합격 여부 판정에 합격한 디지털 데이터만이 2차 판정 처리부(44)에 보내져서 2차적인 합격 여부 판정의 대상이 되므로, 보다 검사에 시간이 걸리는 2차 판정 처리부(44)에 보내지는 디지털 데이터의 양을 삭감할 수 있다. 이에 따라, 전술한 제3 실시예와 비교하여 스루풋이 더욱 향상되고, 보다 고속으로 처리하여 검사 시간을 대폭 단축할 수 있다.

(제5 실시예)

다음에, 본 발명의 제5 실시예를 도면을 참조하여 설명한다. 제5 실시예는, 전술한 제2 실시예와 제4 실시예를 조합한 것이다. 제5 실시예에 따른 테스트 시스템의 전체적인 구성은 도 2와 동일하다.

도 8은 제5 실시예에 따른 메인 보드(11) 및 도터 보드(12)의 내부 구성예를 나타낸 블록도이다. 그리고, 도 8에 있어서, 도 5 및 도 7에 나타낸 부호와 동일한 부호를 부여하는 구성 요소는 동일한 기능을 가지므로, 여기서는 중복되는 설명을 생략한다.

도 8에 나타낸 바와 같이, 제5 실시예에 따른 메인 보드(11)는, 멀티플렉서(21)와, 타이밍 발생부(41)와, 스위치 어레이(42)와, 2차 판정 처리부(61)를 구비하여 구성되어 있다. 또한, 제5 실시예에 따른 도터 보드(12)는, 아날로그 인터페이스부(31)와, A/D 변환부(32)와, T/D 변환부(52)와, 평균화 처리부(71)와, 교정 처리부(72)와, 1차 판정 처리부(73)와, 디지털 인터페이스부(74)를 구비하여 구성되어 있다.

도터 보드(12)의 평균화 처리부(71)는, 도 5에 나타낸 평균화 처리부(33) 및 도 7에 나타낸 평균화 처리부(53)의 양쪽의 기능을 가진 것이다. 즉, 상기 평균화 처리부(71)는, A/D 변환부(32)에 의해 얻어진 복수개 샘플 분량만큼의 디지털 데이터(LSI에 테스트 데이터를 입력하고 결과로서 얻어지는 전압값을 디지털화한 것으로서, 본 발명의 제1 디지털 데이터에 해당한다)를 평균화하는 처리를 행한다. 또한, T/D 변환부(52)에 의해 얻어진 복수개의 디지털 데이터(LSI에 펄스를 입력한 후에 측정 데이터를 얻을 때까지의 응답 시간을 디지털화한 것으로서, 본 발명의 제2 디지털 데이터에 해당한다)를 평균화하는 처리를 행한다.

교정 처리부(72)는, 도 5에 나타낸 교정 처리부(34) 및 도 7에 나타낸 교정 처리부(54)의 양쪽의 기능을 가진 것이다. 즉, 상기 교정 처리부(72)는, 평균화 처리부(71)로부터 출력되는 디지털 데이터 값으로부터 소정의 오프셋 값을 감산하는 처리를 행한다. 이 경우의 오프셋 값은, 테스트 데이터를 LSI에 입력할 때, 출력 단자로부터 출력되는 전압의 기대치로부터의 어긋나는 양, 펄스를 LSI에 입력할 때, 측정 데이터가 얻어지기까지의 응답 시간의 기대치로부터의 어긋나는 양으로서 적당한 값을 각각 설정하여 둔다.

1차 판정 처리부(73)는, 도 5에 나타낸 1차 판정 처리부(36) 및 도 7에 나타낸 1차 판정 처리부(55)의 양쪽의 기능을 가진 것이며, 교정 처리부(72)에 의해 교정된 디지털 데이터를 대상으로 하여, 나머지 데이터를 삭감하는 처리를 행한다. 즉, 상기 1차 판정 처리부(73)는, 교정 처리부(36)에 있어서 제1 디지털 데이터 값으로부터 전압값에 관한 제1 오프셋 값을 감산하더라도, 그 연산 결과의 데이터 값 이 기대치로부터 크게 어긋나 있는 경우에, 검사 대상의 LSI에는 문제가 있는 것으로 판단하여, 그 데이터를 파기한다. 또한, 교정 처리부(72)에 있어서 제2 디지털 데이터 값으로부터 응답 시간에 관한 제2 오프셋 값을 감산하더라도, 그 연산 결과의 데이터 값이 기대값으로부터 크게 어긋나 있는 경우에, 검사 대상의 LSI에는 문제가 있는 것으로 판단하여, 그 데이터를 파기한다.

디지털 인터페이스부(74)는, 1차 판정 처리부(73)에 의한 1차적인 합격 여부 판정으로 합격으로 판정된 디지털 데이터만을 메인 보드(11)에 출력한다.

메인 보드(11)의 2차 판정 처리부(61)는, 디지털 인터페이스부(74)로부터 입력받은 디지털 데이터를 기초로 하여, 피검사 대상인 LSI의 2차적인 합격 여부 판정을 행하여, 그 결과를 I/O 케이블(16)을 통하여 퍼스널 컴퓨터(10)에 출력한다. 상기 2차 판정 처리부(61)에서는, LSI의 아날로그 출력 단자로부터 출력되고, A/D 변환을 거쳐 1차 판정 처리부(73)로부터 공급된 제1 디지털 데이터(전압값을 디지털화한 것)와, LSI의 디지털 출력 단자로부터 출력되고. 1차 판정 처리부(73)를 통하여 공급된 제2 디지털 데이터(응답 시간을 디지털화한 것)의 양쪽을 포함하여 종합적인 판정을 행한다.

그리고, 이상에서 나타낸 평균화 처리부(71), 교정 처리부(72), 및 1차 판정 처리부(73)는, 예를 들면 하나의 DSP(Digital Signal Processor)에 의해 구성될 수 있다.

이와 같이 구성된 제5 실시예에 따르면, 드라이버 전압 측정을 행하는 드라이버 테스트나, 응답 시간 등을 보는 타이밍 테스트의 양쪽을 행하는 것이 가능한 테스트 시스템에 대하여, 초다핀 출력의 LSI에 관한 전기적 특성의 검사를 고속이면서 고정밀도로 행할 수 있다. 또한, 그 테스트 시스템의 구성을 종래에 비해 현격히 작게 할 수 있다. 또한, LSI의 아날로그 출력 단자로부터 출력되는 아날로그 신호에 기초하는 합격 여부 판정과, LSI의 디지털 출력 단자로부터 출력되는 디지털 신호에 기초하는 합격 여부 판정의 양쪽을 포함하여 종합적으로 판정을 행하고 있으므로, 보다 고정밀의 검사를 행할 수 있다.

그리고, 상기 제1 내지 제5 실시예에서는, 메인 보드(11)와 도터 보드(12)를 별도로 설치하고, 각각의 보드 내에 각 기능 블록을 배치하는 예에 대하여 설명하였으나, 이것은 배치의 단순한 일례에 지나지 않는다. 즉, 어느 기능 블록을 메인 보드(11)와 도터 보드(12)의 어느 쪽에 설치하는 것은 임의로 할 수 있다. 또한, 메인 보드(11)와 도터 보드(12)를 구별하지 않고, 하나의 보드로 하여 구성해도 된다.

또한, 상기 제1 내지 제5 실시예에서는, 테스트의 종류로서 드라이버 테스트 및 타이밍 테스트를 행하는 예에 대하여 설명하였으나, 본 발명은 이외의 테스트에도 적용될 수 있다.

또한, 상기 제1 내지 제5 실시예에서는, 액정 표시 장치나 유기 EL 표시 장치, 플라즈마 디스플레이, 표면 전계 디스플레이 등의 표시 장치에 사용되는 초다핀 출력의 LSI를 피검사 대상으로 하는 예에 대하여 설명하였으나, 피검사 대상의 반도체는 이에 한정되는 것은 아니다.

또한, 상기 제1 내지 제5 실시예에서 나타낸 수치는 어느 쪽도 단순한 예를 나타낸 것으로서, 본 발명은 이에 한정되는 것은 아니다.

그 외, 상기 실시예는, 어느 것도 본 발명을 실시하는데 있어서의 구체화의 일례를 나타낸 것에 지나지 않고, 이로써 본 발명의 기술적 범위가 한정적으로 해석될 수는 없다. 즉, 본 발명은 그 정신, 또는 그 주요한 특징으로부터 일탈하지 않고, 다양한 형태로 실시할 수 있다.

본 발명은, 초다핀 출력의 LSI에 관한 전기적 특성의 검사를 행하는 테스트 시스템에 효과적으로 사용될 수 있다.

Claims (11)

1. 복수개의 출력 단자로부터 아날로그 신호를 출력하는 반도체 테스트 시스템으로서,

   상기 복수개의 출력 단자로부터 출력되는 복수개의 아날로그 신호를 다중화(multiplexing)하여 신호 개수를 줄이는 멀티플렉서와,

   상기 멀티플렉서로부터 출력되는 아날로그 신호를 디지털 데이터로 변환하는 A/D 변환부와,

   상기 A/D 변환부에 의해 얻어진 디지털 데이터의 복수개 샘플 분량을 평균화 하는 평균화 처리부와,

   상기 평균화 처리부로부터 출력된 디지털 데이터 값으로부터 소정의 오프셋 값을 감산하여 상기 반도체의 계통 오차를 제거하는 교정 처리부와,

   상기 교정 처리부로부터 출력된 디지털 데이터에 기초하여, 상기 반도체의 합격 여부 판정을 행하는 판정 처리부

   를 구비한 것을 특징으로 하는 반도체 테스트 시스템.
2. 제1항에 있어서,

   상기 멀티플렉서는, 토너먼트 형태로 접속된 복수개의 트랜지스터 스위치와, 상기 복수개의 트랜지스터 스위치의 여러 개소에 설치한 릴레이 스위치를 구비하여 구성되며,

   상기 릴레이 스위치를 온/오프(on/off)하는 것을 특징으로 하는 반도체 테스트 시스템.
3. 제1항에 있어서,

   상기 교정 처리부로부터 출력된 디지털 데이터에 기초하여 상기 반도체의 1차적인 합격 여부 판정을 행하는 1차 판정 처리부를 더 포함하고,

   상기 판정 처리부에서는, 상기 1차 판정 처리부에 의한 1차적인 합격 여부 판정에 의하여 합격으로 판정된 디지털 데이터에 기초하여, 2차적인 합격 여부 판정을 행하는 것을 특징으로 하는 반도체 테스트 시스템.
4. 복수개의 출력 단자로부터 디지털 신호를 출력하는 반도체 테스트 시스템으로서,

   상기 복수개의 출력 단자로부터 출력되는 디지털 신호에 대하여, 상기 디지털 신호가 얻어질 때까지의 응답 시간을 디지털 데이터로 변환하는 T/D(Time/Digital) 변환부와,

   상기 T/D 변환부에 의해 얻어진 디지털 데이터의 복수개 샘플 분량을 평균화 하는 평균화 처리부와,

   상기 평균화 처리부로부터 출력된 디지털 데이터 값으로부터 소정의 오프셋 값을 감산하여 상기 반도체의 계통 오차를 제거하는 교정 처리부와,

   상기 교정 처리부로부터 출력된 디지털 데이터에 기초하여, 상기 반도체의 합격 여부 판정을 행하는 판정 처리부

   를 구비한 것을 특징으로 하는 반도체 테스트 시스템.
5. 제4항에 있어서,

   상기 교정 처리부로부터 출력된 디지털 데이터에 기초하여, 상기 반도체의 1차적인 합격 여부 판정을 행하는 1차 판정 처리부를 더 포함하고,

   상기 판정 처리부에서는, 상기 1차 판정 처리부에 의한 1차적인 합격 여부 판정에 의하여 합격으로 판정된 디지털 데이터에 기초하여, 2차적인 합격 여부 판정을 행하는 것을 특징으로 하는 반도체 테스트 시스템.
6. 복수개의 아날로그 출력 단자로부터 아날로그 신호를 출력하는 동시에, 복수개의 디지털 출력 단자로부터 디지털 신호를 출력하는 반도체 테스트 시스템으로서,

   상기 복수개의 아날로그 출력 단자로부터 출력되는 복수개의 아날로그 신호를 다중화하여 신호 개수를 줄이는 멀티플렉서와,

   상기 멀티플렉서로부터 출력되는 아날로그 신호를 제1 디지털 데이터로 변환하는 A/D 변환부와,

   상기 복수개의 디지털 출력 단자로부터 출력되는 디지털 신호에 대하여, 상기 디지털 신호가 얻어질 때까지의 응답 시간을 제2 디지털 데이터로 변환하는 T/D 변환부와,

   상기 A/D 변환부에 의해 얻어진 제1 디지털 데이터의 복수개 샘플 분량을 평균화하는 동시에, 상기 T/D 변환부에 의해 얻어진 제2 디지털 데이터의 복수개 샘플 분량을 평균화하는 평균화 처리부와,

   상기 평균화 처리부로부터 출력된 제1 디지털 데이터 값으로부터 제1 오프셋 값을 감산함과 동시에, 상기 평균화 처리부로부터 출력된 제2 디지털 데이터 값으로부터 제2 오프셋 값을 감산하여 상기 반도체의 계통 오차를 제거하는 교정 처리부와,

   상기 교정 처리부로부터 출력된 제1 디지털 데이터 및 제2 디지털 데이터에 기초하여, 상기 반도체의 합격 여부 판정을 행하는 판정 처리부

   를 구비한 것을 특징으로 하는 반도체 테스트 시스템.
7. 제6항에 있어서,

   상기 교정 처리부로부터 출력된 제1 디지털 데이터 및 제2 디지털 데이터에 기초하여, 상기 반도체의 1차적인 합격 여부 판정을 행하는 1차 판정 처리부를 더 포함하고,

   상기 판정 처리부에서는, 상기 1차 판정 처리부에 의한 1차적인 합격 여부 판정에 의하여 합격으로 판정된 제1 디지털 데이터 및 제2 디지털 데이터에 기초하여, 2차적인 합격 여부 판정을 행하는 것을 특징으로 하는 반도체 테스트 시스템.
8. 복수개의 출력 단자로부터 아날로그 신호를 출력하는 반도체 테스트 시스템 으로서,

   상기 복수개의 출력 단자에 프로브 침이 접촉되는 프로브 카드와,

   외부의 컴퓨터 또는 네트워크에 접속되는 메인 보드와,

   상기 프로브 카드와 상기 메인 보드 사이에 착탈 가능하게 접속되는 도터 보드(daughter board)

   를 구비하고,

   상기 메인 보드 및 상기 도터 보드의 어느 한쪽에,

   상기 복수개의 출력 단자로부터 상기 프로브 카드를 통하여 출력되는 복수개의 아날로그 신호를 입력받아서 출력하는 아날로그 인터페이스부와,

   상기 아날로그 인터페이스부로부터 입력받은 복수개의 아날로그 신호를 다중화하여 신호 개수를 줄이는 멀티플렉서와,

   상기 멀티플렉서로부터 출력되는 아날로그 신호를 디지털 데이터로 변환하는 A/D 변환부와,

   상기 A/D 변환부에 의해 얻어진 디지털 데이터의 복수개 샘플 분량을 평균화 하는 평균화 처리부와,

   상기 평균화 처리부로부터 출력된 디지털 데이터 값으로부터 소정의 오프셋 값을 감산하여 상기 반도체의 계통 오차를 제거하는 교정 처리부와,

   상기 교정 처리부로부터 출력된 디지털 데이터를 입력받아서 출력하는 디지털 인터페이스부와,

   상기 디지털 인터페이스부로부터 입력받은 디지털 데이터에 기초하여, 상기 반도체의 합격 여부 판정을 행하는 판정 처리부

   를 구비한 것을 특징으로 하는 반도체 테스트 시스템.
9. 제8항에 있어서,

   상기 멀티플렉서는, 토너먼트 형태로 접속된 복수개의 트랜지스터 스위치와, 상기 복수개의 트랜지스터 스위치의 여러 개소에 설치한 릴레이 스위치를 구비하여 구성되며,

   상기 릴레이 스위치를 온/오프하는 것을 특징으로 하는 반도체 테스트 시스템.
10. 복수개의 출력 단자로부터 디지털 신호를 출력하는 반도체 테스트 시스템으로서,

    상기 복수개의 출력 단자에 프로브 침이 접촉되는 프로브 카드와,

    외부의 컴퓨터 또는 네트워크에 접속되는 메인 보드와,

    상기 프로브 카드와 상기 메인 보드 사이에 착탈 가능하게 접속되는 도터 보드

    를 구비하고,

    상기 메인 보드 및 상기 도터 보드 중 어느 한쪽에,

    상기 복수개의 출력 단자로부터 상기 프로브 카드를 통하여 출력되는 복수개의 디지털 신호를 입력받아서 출력하는 디지털 인터페이스부와,

    상기 디지털 인터페이스부로부터 입력받은 디지털 신호에 대하여, 상기 디지 털 신호가 얻어질 때까지의 응답 시간을 디지털 데이터로 변환하는 T/D 변환부와,

    상기 T/D 변환부에 의해 얻어진 디지털 데이터의 복수개 샘플 분량을 평균화 하는 평균화 처리부와,

    상기 평균화 처리부로부터 출력된 디지털 데이터 값으로부터 소정의 오프셋 값을 감산하여 상기 반도체의 계통 오차를 제거하고, 그 결과를 상기 디지털 인터페이스부에 공급하는 교정 처리부와,

    상기 디지털 인터페이스부로부터 입력받은 교정된 디지털 데이터에 기초하여, 상기 반도체의 합격 여부 판정을 행하는 판정 처리부

    를 구비한 것을 특징으로 하는 반도체 테스트 시스템.
11. 제8항 내지 제 10항 중 어느 한 항에 있어서,

    상기 교정 처리부로부터 출력된 디지털 데이터에 기초하여, 상기 반도체의 1차적인 합격 여부 판정을 행하는 1차 판정 처리부를 더 포함하고,

    상기 판정 처리부에서는, 상기 1차 판정 처리부에 의한 1차적인 합격 여부 판정에 의하여 합격으로 판정된 디지털 데이터에 기초하여, 2차적인 합격 여부 판정을 행하는 것을 특징으로 하는 반도체 테스트 시스템.

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