JP2000221242A - 半導体試験装置 - Google Patents
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Abstract
(57)【要約】
【課題】 被測定デバイスの入出力端子数が半導体試験
装置の測定回路ブロックの端子数より多い場合であって
も、被測定デバイスの同時試験数の減少を最小限に抑え
ることができる半導体試験装置を提供する。 【解決手段】 複数の被測定デバイス３に対して、複数
の測定回路ブロックが設けられ、複数の被測定デバイス
３を同時に試験できる半導体試験装置において、前記複
数の測定回路ブロックの出力を全て入力し、各被測定デ
バイス３の判定結果を演算する演算回路６を設けた。
装置の測定回路ブロックの端子数より多い場合であって
も、被測定デバイスの同時試験数の減少を最小限に抑え
ることができる半導体試験装置を提供する。 【解決手段】 複数の被測定デバイス３に対して、複数
の測定回路ブロックが設けられ、複数の被測定デバイス
３を同時に試験できる半導体試験装置において、前記複
数の測定回路ブロックの出力を全て入力し、各被測定デ
バイス３の判定結果を演算する演算回路６を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体試験装置に
関し、特に被測定デバイスのＰＡＳＳ／ＦＡＩＬ判定に
関する。
関し、特に被測定デバイスのＰＡＳＳ／ＦＡＩＬ判定に
関する。
【０００２】
【従来の技術】図２は、従来技術による半導体試験装置
における、被測定デバイスのＰＡＳＳ／ＦＡＩＬを判定
する回路のブロック図である。ドライバ１の出力端子お
よびコンパレータ２の入力端子は、被測定デバイス３の
端子に接続されており、被測定デバイス３に試験信号を
与えるとき、ドライバ１が入力信号を被測定デバイス３
に送り、被測定デバイス３から被試験信号を取り出すと
き、被測定デバイス３の出力がコンパレータ２に入力さ
れる。このコンパレータ２の出力は、ＰＡＳＳ／ＦＡＩ
Ｌ判定回路４に入力され、このＰＡＳＳ／ＦＡＩＬ判定
回路４の出力は、ＯＲまたはＡＮＤ回路５に入力され
る。さらに、ＯＲまたはＡＮＤ回路５は、ＦＡＩＬ出力
を出力する。
における、被測定デバイスのＰＡＳＳ／ＦＡＩＬを判定
する回路のブロック図である。ドライバ１の出力端子お
よびコンパレータ２の入力端子は、被測定デバイス３の
端子に接続されており、被測定デバイス３に試験信号を
与えるとき、ドライバ１が入力信号を被測定デバイス３
に送り、被測定デバイス３から被試験信号を取り出すと
き、被測定デバイス３の出力がコンパレータ２に入力さ
れる。このコンパレータ２の出力は、ＰＡＳＳ／ＦＡＩ
Ｌ判定回路４に入力され、このＰＡＳＳ／ＦＡＩＬ判定
回路４の出力は、ＯＲまたはＡＮＤ回路５に入力され
る。さらに、ＯＲまたはＡＮＤ回路５は、ＦＡＩＬ出力
を出力する。
【０００３】前記ドライバ１、コンパレータ２、ＰＡＳ
Ｓ／ＦＡＩＬ判定回路４は、被測定デバイス３の端子数
だけ設けられている。ＯＲまたはＡＮＤ回路５には、被
測定デバイス３の端子数だけ設けられたＰＡＳＳ／ＦＡ
ＩＬ判定回路４の出力が入力される。
Ｓ／ＦＡＩＬ判定回路４は、被測定デバイス３の端子数
だけ設けられている。ＯＲまたはＡＮＤ回路５には、被
測定デバイス３の端子数だけ設けられたＰＡＳＳ／ＦＡ
ＩＬ判定回路４の出力が入力される。
【０００４】以上のような測定回路ブロックは、各被測
定デバイス３毎に設けられていて、各被測定デバイス３
毎に独立している。
定デバイス３毎に設けられていて、各被測定デバイス３
毎に独立している。
【０００５】
【発明が解決しようとする課題】しかし、このような構
成による半導体試験装置によって被測定デバイス３の試
験を行うと、次のような問題がある。すなわち、被測定
デバイス３の入出力端子が、測定回路ブロックの端子よ
り１端子でも多くなってしまうと、測定ができなくなっ
てしまう。
成による半導体試験装置によって被測定デバイス３の試
験を行うと、次のような問題がある。すなわち、被測定
デバイス３の入出力端子が、測定回路ブロックの端子よ
り１端子でも多くなってしまうと、測定ができなくなっ
てしまう。
【０００６】このような場合、図３に示すように、使用
していない測定回路ブロック（図３においては、ＤＵＴ
ｎに対応する測定回路ブロック）があれば、これを使用
して測定が可能になるはずであるが、１個の被測定デバ
イス３に対し、２個の測定回路ブロックを使用すること
になるので、被測定デバイス３の同時試験数を１／２に
減らす必要がある。
していない測定回路ブロック（図３においては、ＤＵＴ
ｎに対応する測定回路ブロック）があれば、これを使用
して測定が可能になるはずであるが、１個の被測定デバ
イス３に対し、２個の測定回路ブロックを使用すること
になるので、被測定デバイス３の同時試験数を１／２に
減らす必要がある。
【０００７】本発明は、上記の問題を解決するためにな
されたもので、被測定デバイスの入出力端子数が、半導
体試験装置の測定回路ブロックの端子数より多い場合で
あっても、被測定デバイスの同時試験数の減少を最小限
に抑えることができる半導体試験装置を提供するもので
ある。
されたもので、被測定デバイスの入出力端子数が、半導
体試験装置の測定回路ブロックの端子数より多い場合で
あっても、被測定デバイスの同時試験数の減少を最小限
に抑えることができる半導体試験装置を提供するもので
ある。
【０００８】
【課題を解決するための手段】請求項１に記載の発明
は、複数の被測定デバイスに対して、複数の測定回路ブ
ロックが設けられ、複数の被測定デバイスを同時に試験
できる半導体試験装置において、前記複数の測定回路ブ
ロックの出力を全て入力し、各被測定デバイスの判定結
果を演算する演算回路を有することを特徴とする半導体
試験装置である。
は、複数の被測定デバイスに対して、複数の測定回路ブ
ロックが設けられ、複数の被測定デバイスを同時に試験
できる半導体試験装置において、前記複数の測定回路ブ
ロックの出力を全て入力し、各被測定デバイスの判定結
果を演算する演算回路を有することを特徴とする半導体
試験装置である。
【０００９】請求項２に記載の発明は、前記演算回路
は、前記複数の測定回路ブロックの出力を被測定デバイ
ス毎に分類した後に、ＯＲまたはＡＮＤをとることを特
徴とする請求項１に記載の半導体試験装置である。
は、前記複数の測定回路ブロックの出力を被測定デバイ
ス毎に分類した後に、ＯＲまたはＡＮＤをとることを特
徴とする請求項１に記載の半導体試験装置である。
【００１０】請求項３に記載の発明は、前記測定回路ブ
ロックは、前記被測定デバイスの出力を基準値と比較す
るコンパレータと、このコンパレータによる比較結果に
基づいて、前記被測定デバイスの出力のＰＡＳＳ／ＦＡ
ＩＬを判定するＰＡＳＳ／ＦＡＩＬ判定回路とを有する
ことを特徴とする請求項１または２に記載の半導体試験
装置である。
ロックは、前記被測定デバイスの出力を基準値と比較す
るコンパレータと、このコンパレータによる比較結果に
基づいて、前記被測定デバイスの出力のＰＡＳＳ／ＦＡ
ＩＬを判定するＰＡＳＳ／ＦＡＩＬ判定回路とを有する
ことを特徴とする請求項１または２に記載の半導体試験
装置である。
【００１１】
【発明の実施の形態】本発明の一実施形態について、図
１に示すブロック図を参照して説明する。被測定デバイ
ス３の一つの端子に、入力信号が入力されるドライバ１
の出力端子、およびコンパレータ２の入力端子が一つづ
つ接続されている。このコンパレータ２の出力は、ＰＡ
ＳＳ／ＦＡＩＬ判定回路４に入力され、このＰＡＳＳ／
ＦＡＩＬ判定回路４の出力は、ＤＵＴ ＥＤＩＴ回路６
に入力されている。
１に示すブロック図を参照して説明する。被測定デバイ
ス３の一つの端子に、入力信号が入力されるドライバ１
の出力端子、およびコンパレータ２の入力端子が一つづ
つ接続されている。このコンパレータ２の出力は、ＰＡ
ＳＳ／ＦＡＩＬ判定回路４に入力され、このＰＡＳＳ／
ＦＡＩＬ判定回路４の出力は、ＤＵＴ ＥＤＩＴ回路６
に入力されている。
【００１２】そして、前記ドライバ１、コンパレータ
２、ＰＡＳＳ／ＦＡＩＬ判定回路４が複数集まって、測
定回路ブロックを形成している。測定回路ブロックは、
本来、一つの被測定デバイス３に対応するものであり、
ドライバ１、コンパレータ２、ＰＡＳＳ／ＦＡＩＬ判定
回路４が一組となって、被測定デバイス３の一つの端子
に対応している。
２、ＰＡＳＳ／ＦＡＩＬ判定回路４が複数集まって、測
定回路ブロックを形成している。測定回路ブロックは、
本来、一つの被測定デバイス３に対応するものであり、
ドライバ１、コンパレータ２、ＰＡＳＳ／ＦＡＩＬ判定
回路４が一組となって、被測定デバイス３の一つの端子
に対応している。
【００１３】本実施形態においては、測定回路ブロック
の端子より、被測定デバイス３の端子の方が一つ多いの
で、この余った端子は、使用していない測定回路ブロッ
ク（ＤＵＴ（ｎ）に対応する測定回路ブロック）に接続
されている。また、全ての被測定デバイス３の余り端
子、すなわちＤＵＴ（１）、ＤＵＴ（２）、…、ＤＵＴ
（ｎ−１）の余り端子は、使用していない測定回路ブロ
ック（ＤＵＴ（ｎ）に対応する測定回路ブロック）に接
続されている。
の端子より、被測定デバイス３の端子の方が一つ多いの
で、この余った端子は、使用していない測定回路ブロッ
ク（ＤＵＴ（ｎ）に対応する測定回路ブロック）に接続
されている。また、全ての被測定デバイス３の余り端
子、すなわちＤＵＴ（１）、ＤＵＴ（２）、…、ＤＵＴ
（ｎ−１）の余り端子は、使用していない測定回路ブロ
ック（ＤＵＴ（ｎ）に対応する測定回路ブロック）に接
続されている。
【００１４】ＤＵＴ ＥＤＩＴ回路６は、各被測定デバ
イス３に対応するＦＡＩＬ出力、すなわちＤＵＴ（１）
ＦＡＩＬ出力、ＤＵＴ（２）ＦＡＩＬ出力、…、ＤＵＴ
（ｎ−１）ＦＡＩＬ出力を出力している。
イス３に対応するＦＡＩＬ出力、すなわちＤＵＴ（１）
ＦＡＩＬ出力、ＤＵＴ（２）ＦＡＩＬ出力、…、ＤＵＴ
（ｎ−１）ＦＡＩＬ出力を出力している。
【００１５】次に、本実施形態の動作を説明する。被測
定デバイス３に試験信号を与えるとき、入力信号が、ド
ライバ１を経由して被測定デバイス３の入力端子に入力
される。被測定デバイス３から被試験信号を取り出すと
き、この被測定デバイス３の出力端子から出力される出
力信号は、コンパレータ２において基準値と比較され、
比較結果がＰＡＳＳ／ＦＡＩＬ判定回路４に送られる。
このＰＡＳＳ／ＦＡＩＬ判定回路４は、前記比較結果か
ら、被測定デバイス３の出力信号が正常なものであるか
否かを判定する。
定デバイス３に試験信号を与えるとき、入力信号が、ド
ライバ１を経由して被測定デバイス３の入力端子に入力
される。被測定デバイス３から被試験信号を取り出すと
き、この被測定デバイス３の出力端子から出力される出
力信号は、コンパレータ２において基準値と比較され、
比較結果がＰＡＳＳ／ＦＡＩＬ判定回路４に送られる。
このＰＡＳＳ／ＦＡＩＬ判定回路４は、前記比較結果か
ら、被測定デバイス３の出力信号が正常なものであるか
否かを判定する。
【００１６】判定結果（ＰＡＳＳ／ＦＡＩＬ情報）は、
ＤＵＴ ＥＤＩＴ回路６に送られ、ここで必要に応じ
て、複数の判定結果（ＰＡＳＳ／ＦＡＩＬ情報）のＯＲ
またはＡＮＤがとられる。そして、ＤＵＴ ＥＤＩＴ回
路６からは、一つの被測定デバイス３の判定結果である
ＦＡＩＬ出力、例えばＤＵＴ（１）ＦＡＩＬ出力が出力
される。
ＤＵＴ ＥＤＩＴ回路６に送られ、ここで必要に応じ
て、複数の判定結果（ＰＡＳＳ／ＦＡＩＬ情報）のＯＲ
またはＡＮＤがとられる。そして、ＤＵＴ ＥＤＩＴ回
路６からは、一つの被測定デバイス３の判定結果である
ＦＡＩＬ出力、例えばＤＵＴ（１）ＦＡＩＬ出力が出力
される。
【００１７】このとき、被測定デバイス３の余り端子か
らの出力は、ＤＵＴ（ｎ）に対応する測定回路ブロック
に入力されるが、この入力がコンパレータを介して入力
されるＰＡＳＳ／ＦＡＩＬ判定回路の出力も、前記ＤＵ
Ｔ ＥＤＩＴ回路６に入力される。そして、このＤＵＴ
ＥＤＩＴ回路６内で、前記複数の判定結果（ＰＡＳＳ
／ＦＡＩＬ情報）と共にＯＲまたはＡＮＤがとられ、一
つの被測定デバイス３の判定結果が演算される。
らの出力は、ＤＵＴ（ｎ）に対応する測定回路ブロック
に入力されるが、この入力がコンパレータを介して入力
されるＰＡＳＳ／ＦＡＩＬ判定回路の出力も、前記ＤＵ
Ｔ ＥＤＩＴ回路６に入力される。そして、このＤＵＴ
ＥＤＩＴ回路６内で、前記複数の判定結果（ＰＡＳＳ
／ＦＡＩＬ情報）と共にＯＲまたはＡＮＤがとられ、一
つの被測定デバイス３の判定結果が演算される。
【００１８】すなわち、ＤＵＴ ＥＤＩＴ回路６は、従
来技術のように、各測定回路ブロック毎に一つづつ設け
られているのではなく、全ての測定回路ブロックに対し
て一つだけ設けられている。従って、異なる測定回路ブ
ロックからの出力を合成して、一つの被測定デバイス３
の判定結果を演算するといったフレキシブルな対応が可
能となっている。
来技術のように、各測定回路ブロック毎に一つづつ設け
られているのではなく、全ての測定回路ブロックに対し
て一つだけ設けられている。従って、異なる測定回路ブ
ロックからの出力を合成して、一つの被測定デバイス３
の判定結果を演算するといったフレキシブルな対応が可
能となっている。
【００１９】また、このＤＵＴ ＥＤＩＴ回路６は、測
定回路ブロックからの複数の出力を一つづつ個別に扱う
ことができる。従って、ＤＵＴ（ｎ）に対応する測定回
路ブロックからの複数の出力が、異なる被測定デバイス
３からの出力の集合であっても、これらを各被測定デバ
イス３毎に分類することができる。そして、分類された
出力を、各被測定デバイス３のほとんどの出力が入力さ
れる測定回路ブロックからの出力と合成し、各被測定デ
バイス３の判定結果を演算することができる。なお、Ｄ
ＵＴ ＥＤＩＴ回路６は、ハードウェアによって構成し
てもよく、また、ソフトウェアで制御されるコンピュー
タ等によって構成してもよい。
定回路ブロックからの複数の出力を一つづつ個別に扱う
ことができる。従って、ＤＵＴ（ｎ）に対応する測定回
路ブロックからの複数の出力が、異なる被測定デバイス
３からの出力の集合であっても、これらを各被測定デバ
イス３毎に分類することができる。そして、分類された
出力を、各被測定デバイス３のほとんどの出力が入力さ
れる測定回路ブロックからの出力と合成し、各被測定デ
バイス３の判定結果を演算することができる。なお、Ｄ
ＵＴ ＥＤＩＴ回路６は、ハードウェアによって構成し
てもよく、また、ソフトウェアで制御されるコンピュー
タ等によって構成してもよい。
【００２０】
【発明の効果】本発明によれば、被測定デバイスの出力
端子数が、半導体試験装置の測定回路ブロックの端子数
より多い場合であっても、被測定デバイスの同時試験数
が１／２に減少することがなく、同時試験数の減少を最
小限に抑えることができる。
端子数が、半導体試験装置の測定回路ブロックの端子数
より多い場合であっても、被測定デバイスの同時試験数
が１／２に減少することがなく、同時試験数の減少を最
小限に抑えることができる。
【図１】 本発明の一実施形態にかかる半導体試験装置
の構成を示すブロック図。
の構成を示すブロック図。
【図２】 従来の半導体試験装置の構成を示すブロック
図。
図。
【図３】 従来の半導体試験装置において、複数存在す
る被測定デバイスのうち、被測定デバイスＤＵＴｎ
（ｎ：自然数）が存在しない状態を示すブロック図。
る被測定デバイスのうち、被測定デバイスＤＵＴｎ
（ｎ：自然数）が存在しない状態を示すブロック図。
１ ドライバ ２ コンパレータ ３ 被測定デバイス ４ ＰＡＳＳ／ＦＡ
ＩＬ判定回路 ５ ＯＲまたはＡＮＤ回路 ６ ＤＵＴ ＥＤＩ
Ｔ回路（演算回路）
ＩＬ判定回路 ５ ＯＲまたはＡＮＤ回路 ６ ＤＵＴ ＥＤＩ
Ｔ回路（演算回路）
Claims (3)
- 【請求項１】 複数の被測定デバイスに対して、複数の
測定回路ブロックが設けられ、複数の被測定デバイスを
同時に試験できる半導体試験装置において、 前記複数の測定回路ブロックの出力を全て入力し、各被
測定デバイスの判定結果を演算する演算回路を有するこ
とを特徴とする半導体試験装置。 - 【請求項２】 前記演算回路は、前記複数の測定回路ブ
ロックの出力を被測定デバイス毎に分類した後に、ＯＲ
またはＡＮＤをとることを特徴とする請求項１に記載の
半導体試験装置。 - 【請求項３】 前記測定回路ブロックは、 前記被測定デバイスの出力を基準値と比較するコンパレ
ータと、 このコンパレータによる比較結果に基づいて、前記被測
定デバイスの出力のＰＡＳＳ／ＦＡＩＬを判定するＰＡ
ＳＳ／ＦＡＩＬ判定回路とを有することを特徴とする請
求項１または２に記載の半導体試験装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02316899A JP3918344B2 (ja) | 1999-01-29 | 1999-01-29 | 半導体試験装置 |
| US09/489,246 US6255844B1 (en) | 1999-01-29 | 2000-01-21 | Semiconductor testing apparatus |
| KR1020000003662A KR20000053622A (ko) | 1999-01-29 | 2000-01-26 | 반도체 시험 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02316899A JP3918344B2 (ja) | 1999-01-29 | 1999-01-29 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000221242A true JP2000221242A (ja) | 2000-08-11 |
| JP3918344B2 JP3918344B2 (ja) | 2007-05-23 |
Family
ID=12103104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02316899A Expired - Fee Related JP3918344B2 (ja) | 1999-01-29 | 1999-01-29 | 半導体試験装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6255844B1 (ja) |
| JP (1) | JP3918344B2 (ja) |
| KR (1) | KR20000053622A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008298458A (ja) * | 2007-05-29 | 2008-12-11 | Yokogawa Electric Corp | 半導体試験装置 |
| JP2010071863A (ja) * | 2008-09-19 | 2010-04-02 | Yokogawa Electric Corp | Ｉｃテスタ |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6477095B2 (en) * | 2000-12-28 | 2002-11-05 | Infineon Technologies Richmond, Lp | Method for reading semiconductor die information in a parallel test and burn-in system |
| KR100487946B1 (ko) * | 2002-08-29 | 2005-05-06 | 삼성전자주식회사 | 반도체 테스트 시스템 및 이 시스템의 테스트 방법 |
| EP1649299B1 (en) * | 2003-07-23 | 2009-02-25 | Intellitech Corporation | System and method for optimized test and configuration throughput of electronic circuits |
| US7768278B2 (en) * | 2007-02-14 | 2010-08-03 | Verigy (Singapore) Pte. Ltd. | High impedance, high parallelism, high temperature memory test system architecture |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4928278A (en) * | 1987-08-10 | 1990-05-22 | Nippon Telegraph And Telephone Corporation | IC test system |
| US5579251A (en) * | 1992-03-31 | 1996-11-26 | Advantest Corporation | IC tester |
| US5390129A (en) * | 1992-07-06 | 1995-02-14 | Motay Electronics, Inc. | Universal burn-in driver system and method therefor |
| US5794175A (en) * | 1997-09-09 | 1998-08-11 | Teradyne, Inc. | Low cost, highly parallel memory tester |
-
1999
- 1999-01-29 JP JP02316899A patent/JP3918344B2/ja not_active Expired - Fee Related
-
2000
- 2000-01-21 US US09/489,246 patent/US6255844B1/en not_active Expired - Fee Related
- 2000-01-26 KR KR1020000003662A patent/KR20000053622A/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008298458A (ja) * | 2007-05-29 | 2008-12-11 | Yokogawa Electric Corp | 半導体試験装置 |
| JP2010071863A (ja) * | 2008-09-19 | 2010-04-02 | Yokogawa Electric Corp | Ｉｃテスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000053622A (ko) | 2000-08-25 |
| JP3918344B2 (ja) | 2007-05-23 |
| US6255844B1 (en) | 2001-07-03 |
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