JPH0772215A - 集積回路試験装置のテストステーション制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 複数のテストステーションで試料を同時にテ
ストするとき、試料に接続する集積回路試験装置の入出
力ピンを接続する治具を同一のものとする集積回路試験
装置のテストステーション制御回路を提供する。 【構成】 並列テストモードの時は、アドレスデコード
回路２Ａはフォーマット制御回路４に上位ピンの波形デ
ータを設定し、ステーション選択回路６でテストステー
ション８の上位エリアに接続するとともに、フォーマッ
ト制御回路５に上位ピンの波形データを設定し、ステー
ション選択回路７でテストステーション９の上位エリア
に接続して、第１のテストステーション８と第２のテス
トステーション９にセットされた少なくとも一つの試料
の試験を同時に行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の技術分野】この発明は、複数のテストステー
ションをもち、そのテストステーションを交互にテスト
する場合は、装置の全機能を１台のテストステーション
へ接続し、複数のテストステーションで同時にテストす
る場合は、テストステーション数に応じて機能を分割し
て接続する集積回路試験装置において、テストする集積
回路を接続する治具の形状が各テストステーションで同
一のものを使用する集積回路試験装置のテストステーシ
ョン制御回路についてのものである。

【０００２】

【従来技術】従来技術による集積回路試験装置のテスト
ステーション制御回路の構成を図２に示す。図２の１は
ＣＰＵ、２はアドレスデコード回路、３は並列テストモ
ードフラグ回路、４・５はフォーマット制御回路、６・
７はステーション選択回路、８・９はテストステーショ
ンである。

【０００３】図２で、ＣＰＵ１はアドレス信号１２をア
ドレスデコード回路２と並列テストモードフラグ回路３
に出力するとともに、データ信号１１をフォーマット制
御回路４・５に出力し、フォーマット制御回路４・５は
アドレスデコード回路２の出力のタイミングでデータ信
号を設定する。

【０００４】ステーション選択回路６の出力６１はテス
トステーション８の１〜２５６エリアに接続し、出力６
２はテストステーション９の１〜２５６エリアに接続し
ており、フォーマット制御回路４の出力をテストステー
ション８・９のどのエリアに出力するかを選択する。ス
テーション選択回路７の出力７１はテストステーション
８の２５７〜５１２エリアに接続し、出力７２はテスト
ステーション９の２５７〜５１２エリアに接続してお
り、フォーマット制御回路５の出力をテストステーショ
ン８・９のどのエリアに出力するかを選択する。

【０００５】つぎに、フォーマット制御回路の構成を図
３に示す。図３の３Ａはタイミング発生器、３Ｂはテス
トベクタメモリ、３Ｃはフォーマット制御器である。論
理回路系の集積回路を試料としてテストする場合、少な
くとも一つの試料の入出力論理信号を発生するため、テ
ストベクタメモリ３Ｂから出力されるテストベクタと、
タイミング発生器３Ａから出力されるタイミング信号を
フォーマット制御器３Ｃに接続する。

【０００６】フォーマット制御器３Ｃは図４に示すよう
な構成であり、ＣＰＵ１からのデータ１１とデコーダ出
力が接続され、それぞれのピンの出力波形を決定する３
２ピン単位のレジスタ部を持ち、３２ピン単位に各々の
レジスタの状態を決定することができる。

【０００７】ここで、各ピンの出力波形ＮＲＺ、ＲＺ等
の情報は、ＣＰＵ１から出力されるアドレス信号１２を
デコードした信号で選択されると同時に、データバス上
のデータ１１によって、各々のピンに対応するレジスタ
に書き込まれる。このように、フォーマット制御回路で
は、タイミング発生器３Ａのタイミングでテストベクタ
のデータをもとに、ＮＲＺやＲＺなどの波形を出力す
る。

【０００８】つぎに、図２の構成で、並列テストモード
フラグ回路３の出力により並列テストモードが設定され
ず、テストステーション内で各１個の試料を交互にテス
トする設定の場合の構成を図５に示し、動作を説明す
る。アドレスデコード回路２の出力は、各ピンに対応し
たアドレスをデコードし、フォーマット制御回路４には
ピン１〜２５６のＮＲＺ・ＲＺなどの波形データを設定
し、フォーマット制御回路５にはピン２５７〜５１２の
波形データを設定する。

【０００９】フォーマット制御回路４・５の出力４１・
５１は、ステーション選択回路６・７の接続をまずテス
トステーション８に共に接続し、テストを実行する。テ
ストステーション８上の試料のテストが終了すれば、次
にステーション選択回路６・７の接続を切り換え、テス
トステーション９に共に接続し、テストステーション９
上の試料のテストを実行する。この時、並列測定を行わ
ないときは、フォーマット制御回路４のピン１〜５１２
はそれぞれ独立にデータを設定する。

【００１０】次に、並列テストモードフラグ回路３の出
力により、並列テストモードが設定された場合について
説明する。並列テストモードには、テストステーション
内に試料を２個セットし、テストステーション８・９を
交互に切り換えて、２個づつ同時測定する場合と、各テ
ストステーション内に試料を１個セットし、テストステ
ーション８・９を同時に選択して２個同時に測定する場
合と、テストステーション内に試料を２個セットし、テ
ストステーション８・９を同時に選択して、テストステ
ーションごとに２個ずつ同時に測定する場合がある。

【００１１】アドレスデコード回路２は、ＣＰＵ１から
出力されるアドレス信号１２をデコードし、同時に出力
されるデータ１１を、フォーマット制御回路４・５のピ
ン１〜５１２のどのピンに設定するかを決定する。

【００１２】このデコードには、通常ＲＯＭを使用し、
アドレス信号でＲＯＭアドレスを指定し、ＲＯＭの出力
をデコード出力とする。ＲＯＭアドレスには、ピン番号
順にデータが格納される。

【００１３】テストステーション内に試料を２個セット
し、テストステーションを切り換えて２個づつ同時に測
定する場合、図６に示すように、ピン１〜２５６に設定
するのと同じデータをピン２５７〜５１２にも設定す
る。すなわち、ＣＰＵからの１個測定のデータに対応し
たアドレス信号で、ピン１とピン２５７の２つの信号を
同時発生し、同一データをピン１とピン２５７に設定す
る。

【００１４】各テストステーション内に１個の試料をセ
ットし、２台のテストステーションを同時に測定する場
合、アドレスデコード回路２の動作は、各テストステー
ション内に２個の試料をセットし、テストステーション
を交互に切り換えて測定する場合と同様、ステーション
選択回路６によりフォーマット制御回路４のピン１〜２
５６はテストステーション８へ、フォーマット制御回路
５のピン２５７〜５１２はテストステーション９へ接続
する。

【００１５】各テストステーション内に２個の試料をセ
ットし、２台のテストステーションで４個の試料を同時
に測定する場合は、フォーマット制御回路４のピン１〜
２５６をテストステーション８へ、フォーマット制御回
路５のピン２５７〜５１２をテストステーション９へ接
続し、テストステーション８ではピン１〜１２８とピン
１２９〜２５６が、テストステーション９ではピン２５
７〜３８４とピン３８５〜５１２が同一の設定になる。
すなわち、ピン１〜１２８、１２９〜２５６、２５７〜
３８４、３８５〜５１２がそれぞれ同一データに設定さ
れる。

【００１６】このように、並列テストモードフラグ回路
３の出力がテストステーション８・９を同時にテストす
る設定の場合は、アドレスデコード回路２により、フォ
ーマット制御回路４にピン１〜２５６ピンの波形を設定
し、フォーマット制御回路５にも同様のピン１〜２５６
の波形データを設定し、ステーション選択回路６の出力
６１のピン１〜２５６はテストステーション８へ接続
し、ステーション選択回路７の出力７２のピン２５７〜
５１２はテストステーション９へ接続し、テストステー
ション９のドライバにより、テストステーション９の試
料のピン１〜２５６に印加する。

【００１７】

【発明が解決しようとする課題】次に、従来技術による
２台のテストステーションを同時にテストする場合の治
具を図７に示す。図７は、図２のフォーマット制御回路
４・５とステーション選択回路６・７とテストステーシ
ョン８・９の接続関係を具体的に示したものである。

【００１８】図７で、試料測定用ピンが１〜５１２まで
あるテスタで並列測定を行う場合は、この測定用ピンを
分割して使用する。しかし、従来の集積回路試験装置で
は、２台のテストステーションで試料を同時にテストす
る場合、図７に示すように、第１のテストステーション
の上のピン１〜２５６に対応する信号は、第２のテスト
ステーションのピン２５７〜５１２に出力される。

【００１９】第２のテストステーションにセットされた
試料をテストするためには、ピン２５７〜５１２に出力
される信号をピン１〜２５６の信号として取り込むため
に、テストステーションの配線が異なり、テストステー
ション８とテストステーション９では、集積回路試験装
置の入出力ピンを試料と接続する治具に同一のものを使
用することができなかった。

【００２０】この考案は、テストステーション８・９で
試料を同時にテストするとき、試料に接続する集積回路
試験装置の入出力ピンを接続する治具を同一のものと
し、テストステーション８・９を交互にテストする場合
は、テストステーション８・９の全てのピンを交互に使
用する集積回路試験装置のテストステーション制御回路
の提供を目的とする。

【００２１】

【課題を解決するための手段】この目的を達成するた
め、この発明は、データ信号１１とアドレス信号１２を
出力するＣＰＵ１と、ＣＰＵ１のアドレス信号１２を入
力とし、並列テストモードを設定する時に並列テストモ
ード信号３１Ａを出力する並列テストモードフラグ回路
３と、アドレス信号１２を第１の入力とし、並列テスト
モードフラグ回路３の出力を第２の入力とし、複数のデ
コード信号を出力するアドレスデコード回路２Ａと、デ
ータ信号１１を第１の入力とし、アドレスデコード回路
２Ａの出力を第２の入力として、アドレスデコード回路
２Ａの出力により選択されたピンの波形データを設定し
出力するフォーマット制御回路４と、データ信号１１を
第１の入力とし、アドレスデコード回路２Ａの出力を第
２の入力として、アドレスデコード回路２Ａの出力によ
り選択されたピンの波形データを設定し出力するフォー
マット制御回路５と、フォーマット制御回路４の出力を
入力とし、少なくとも一つの試料をセットするテストス
テーション８の上位エリアと少なくとも一つの試料をセ
ットするテストステーション９の下位エリアに切り換え
て出力するステーション選択回路６と、フォーマット制
御回路５の出力を入力とし、テストステーション８の下
位エリアとテストステーション９の上位エリアに切り換
えて出力するステーション選択回路７とを備え、テスト
ステーションを交互に切り換えて試料を試験する場合に
は、アドレスデコード回路２Ａはフォーマット制御回路
４に上位ピンの波形データを設定し、ステーション選択
回路６でテストステーション８の上位エリアに接続する
とともに、フォーマット制御回路５に下位ピンの波形デ
ータを設定し、ステーション選択回路７でテストステー
ション８の下位エリアに接続してテストステーション８
にセットされた少なくとも一つの試料の試験を行い、終
了したら、アドレスデコード回路２Ａはフォーマット制
御回路４に下位ピンの波形データを設定し、ステーショ
ン選択回路６でテストステーション９の下位エリアに接
続するとともに、フォーマット制御回路５に上位ピンの
波形データを設定し、ステーション選択回路７でテスト
ステーション９の上位エリアに接続してテストステーシ
ョン９にセットされた少なくとも一つの試料の試験を行
い、並列テストモードの時は、アドレスデコード回路２
Ａはフォーマット制御回路４に上位ピンの波形データを
設定し、ステーション選択回路６でテストステーション
８の上位エリアに接続するとともに、フォーマット制御
回路５に上位ピンの波形データを設定し、ステーション
選択回路７でテストステーション９の上位エリアに接続
して、第１のテストステーション８と第２のテストステ
ーション９にセットされた少なくとも一つの試料の試験
を同時に行う。

【００２２】

【作用】次に、この発明による集積回路試験装置のテス
トステーション制御回路の構成を図１に示す。図１の２
Ａはアドレスデコード回路であり、他は図２と同様の構
成であるが、ステーション選択回路６の出力６１はテス
トステーション８の１〜２５６エリアに接続し、出力６
２Ａはテストステーション９の２５７〜５１２エリアに
接続しており、また、ステーション選択回路７の出力７
１はテストステーション８の２５７〜５１２エリアに接
続し、出力７２Ａはテストステーション９の１〜２５６
エリアに接続している。

【００２３】テストステーション８とテストステーショ
ン９に試料をセットし、交互にテストを実行する場合、
まずテストステーション８にセットした試料をテストす
る時はフォーマット制御回路４にピン１〜２５６の波形
データを設定し、フォーマット制御回路５にはピン２５
７〜５１２の波形データを設定し、ステーション選択回
路６・７の出力６１・７１をテストステーション８に接
続する。

【００２４】同様にテストステーション９にセットした
試料をテストする時は、フォーマット制御回路４にピン
２５７〜５１２の波形データを設定し、フォーマット制
御回路５にピン１〜２５６の波形データを設定して、ス
テーション選択回路６・７の出力６２Ａ・７２Ａをテス
トステーション９に接続する。

【００２５】並列テストモードフラグ回路３の並列テス
トモード信号３１Ａにより、テストステーション８とテ
ストステーション９を同時に選択して、各テストステー
ションにセットした試料をテストする場合、デコード回
路２Ａは、フォーマット制御回路４にピン１〜２５６の
波形データを設定し、フォーマット制御回路５にもピン
１〜２５６の波形データを設定し、ステーション選択回
路６の出力６１をテストステーション８へ、ステーショ
ン選択回路７の出力７２Ａをテストステーション９へ接
続し、テストステーション８とテストステーション９の
両方ともテストステーション上のピン１〜２５６に信号
を入出力する。

【００２６】

【実施例】図１のアドレスデコード回路２Ａは、アドレ
ス変換ＲＯＭにより構成する。入力アドレス信号１２を
アドレスデコード回路２Ａのアドレス入力に印加し、出
力をアドレス信号としてフォーマット制御回路４に接続
し、データを設定する。

【００２７】つぎに、アドレスデコード回路２Ａの内容
の一例を表１に示す。表１の１つのアドレスは３２ピン
分のフォーマット制御回路の設定ができるものとする。

【００２８】

【表１】

【００２９】つぎに、アドレスデコード回路２Ａが表１
に示す内容の場合の図１の動作を説明する。テストステ
ーション内に１個の試料をセットし、テストステーショ
ンを交互に切り換えてテストする場合、入力アドレスに
対しアドレスデコード回路２Ａの出力データは、テスト
ステーション８で測定する時は、入力アドレスに対し、
フォーマット制御回路４のピン１〜３２を設定し、テス
トステーション９で測定するときは、表１に示すように
入力アドレスが「０」で、アドレスデコード回路２Ａの
出力データは「８」を出力し、フォーマット制御回路５
のピン２５７〜２８８を設定する。

【００３０】フォーマット制御回路５の出力５１はステ
ーション選択回路７に接続され、ステーション選択回路
７の出力は、テストステーション９のピン１〜２５６エ
リアに接続される。すなわち、フォーマット制御回路５
のピン２５７〜５１２はテストステーション９のピン１
〜２５６エリアに接続される。

【００３１】テストステーション内に１個の試料をセッ
トし、テストステーション８・９を同時にテストする場
合、入力アドレス「０」に対し、アドレスデコード回路
２Ａの出力データは、表１のようにフォーマット制御回
路４のピン１〜３２を設定するアドレス「０」と、フォ
ーマット制御回路５のピン２５７〜２８８を設定するア
ドレス「８」を同時に出力し、フォーマット制御回路４
のピン１〜３２とフォーマット制御回路５のピン２５７
〜２８８に同じデータを設定する。

【００３２】フォーマット制御回路４の出力４１はステ
ーション選択回路６に接続され、ステーション選択回路
６の出力は、テストステーション８の１〜２５６ピンエ
リアに接続される。また、フォーマット制御回路５の出
力５１はステーション選択回路７に接続され、ステーシ
ョン選択回路７の出力は、テストステーション９の１〜
２５６ピンエリアに接続される。

【００３３】

【発明の効果】この発明によれば、テストステーション
８・９で試料を同時にテストするとき、試料に接続する
集積回路試験装置の入出力ピンを接続する治具を同一の
ものとすることができ、治具開発費用を半分にすること
ができる。

【図面の簡単な説明】

【図１】この発明による集積回路試験装置のテストステ
ーション制御回路の構成図である。

【図２】従来技術による集積回路試験装置のテストステ
ーション制御回路の構成図である。

【図３】フォーマット制御回路の構成図である。

【図４】フォーマット制御器３Ｃの構成図である。

【図５】テストステーション内で各１個の試料を交互に
テストする設定の場合の構成図である。

【図６】テストステーション内で２個同時測定を行う場
合のピン設定の状態図である。

【図７】従来技術による２台のテストステーションを同
時にテストする場合の治具である。

【符号の説明】

１ ＣＰＵ ２ アドレスデコード回路 ３ 並列テストモードフラグ回路 ４・５ フォーマット制御回路 ６・７ ステーション選択回路 ８・９ テストステーション

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データ信号(11)とアドレス信号(12)を出
   力するＣＰＵ(1) と、 ＣＰＵ１のアドレス信号(12)を入力とし、並列テストモ
   ードを設定する時に並列テストモード信号(31A) を出力
   する並列テストモードフラグ回路(3) と、 アドレス信号(12)を第１の入力とし、並列テストモード
   フラグ回路(3) の出力を第２の入力とし、複数のデコー
   ド信号を出力するアドレスデコード回路(2A)と、 データ信号(11)を第１の入力とし、アドレスデコード回
   路(2A)の出力を第２の入力として、アドレスデコード回
   路(2A)の出力により選択されたピンの波形データを設定
   し出力する第１のフォーマット制御回路(4) と、 データ信号(11)を第１の入力とし、アドレスデコード回
   路(2A)の出力を第２の入力として、アドレスデコード回
   路(2A)の出力により選択されたピンの波形データを設定
   し出力する第２のフォーマット制御回路(5) と、 第１のフォーマット制御回路(4) の出力を入力とし、少
   なくとも一つの試料をセットする第１のテストステーシ
   ョン(8) の上位エリアと少なくとも一つの試料をセット
   する第２のテストステーション(9) の下位エリアに切り
   換えて出力する第１のステーション選択回路(6) と、 第２のフォーマット制御回路(5) の出力を入力とし、第
   １のテストステーション(8) の下位エリアと第２のテス
   トステーション(9) の上位エリアに切り換えて出力する
   第２のステーション選択回路(7) とを備え、 テストステーションを交互に切り換えて試料を試験する
   場合には、アドレスデコード回路(2A)は第１のフォーマ
   ット制御回路(4) に上位ピンの波形データを設定し、第
   １のステーション選択回路(6) で第１のテストステーシ
   ョン(8) の上位エリアに接続するとともに、第２のフォ
   ーマット制御回路(5) に下位ピンの波形データを設定
   し、第２のステーション選択回路(7) で第１のテストス
   テーション(8) の下位エリアに接続して第１のテストス
   テーション(8) にセットされた少なくとも一つの試料の
   試験を行い、終了したら、アドレスデコード回路(2A)は
   第１のフォーマット制御回路(4) に下位ピンの波形デー
   タを設定し、第１のステーション選択回路(6) で第２の
   テストステーション(9) の下位エリアに接続するととも
   に、第２のフォーマット制御回路(5) に上位ピンの波形
   データを設定し、第２のステーション選択回路(7) で第
   ２のテストステーション(9) の上位エリアに接続して第
   ２のテストステーション(9) にセットされた少なくとも
   一つの試料の試験を行い、 並列テストモードの時は、アドレスデコード回路(2A)は
   第１のフォーマット制御回路(4) に上位ピンの波形デー
   タを設定し、第１のステーション選択回路(6)で第１の
   テストステーション(8) の上位エリアに接続するととも
   に、第２のフォーマット制御回路(5) に上位ピンの波形
   データを設定し、第２のステーション選択回路(7) で第
   ２のテストステーション(9) の上位エリアに接続して、
   第１のテストステーション(8) と第２のテストステーシ
   ョン(9) にセットされた少なくとも一つの試料の試験を
   同時に行う事を特徴とする集積回路試験装置のテストス
   テーション制御回路。