JPS6199876A - Ｉｃテスタ− - Google Patents
Ｉｃテスタ−Info
- Publication number
- JPS6199876A JPS6199876A JP59221717A JP22171784A JPS6199876A JP S6199876 A JPS6199876 A JP S6199876A JP 59221717 A JP59221717 A JP 59221717A JP 22171784 A JP22171784 A JP 22171784A JP S6199876 A JPS6199876 A JP S6199876A
- Authority
- JP
- Japan
- Prior art keywords
- ics
- signal
- output
- test
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＩＣ（集積回路）の試験を行うＩＣテスターに
関する。
関する。
（従来の技術）
従来、ＩＣのテストに於いては、テスト（試験）内容に
従って、被テストＩＣｋシーケンシャルにテストしてい
く方式が取られていた。そのため１回のテスト実行でＩ
Ｃ１個しかテスト出来ず、単位時間当りの処理能力に限
度があった。この試験処理能力を向上させる為、複数個
のＩＣを並列にかつ同時にテスト出来る機能を備えたＩ
Ｃテスターも存在するが、使用する被テストＩＣ用電源
。
従って、被テストＩＣｋシーケンシャルにテストしてい
く方式が取られていた。そのため１回のテスト実行でＩ
Ｃ１個しかテスト出来ず、単位時間当りの処理能力に限
度があった。この試験処理能力を向上させる為、複数個
のＩＣを並列にかつ同時にテスト出来る機能を備えたＩ
Ｃテスターも存在するが、使用する被テストＩＣ用電源
。
比較バター７等各被テストＩＣにそれぞれ独立に必要と
なるので、基本的には前述の方法と何ら変わらなかった
。
なるので、基本的には前述の方法と何ら変わらなかった
。
第２図は従来のＩＣテスターのブロック図である。この
ＩＣテスターは、測定すべきＩＣ１７への試験信号を供
給する出力部１２．１３・・・・・・と、ＩＣ１７から
の応答信号を入力する入力部１４゜１５・・・・・・と
金備え、これら入力部１４．１５・・・・・・からの信
号を良否判定部１６に入力してＩＣＩ ７の良否を判定
するものである。この従来のＩＣテスターは処理能力に
限度があった。
ＩＣテスターは、測定すべきＩＣ１７への試験信号を供
給する出力部１２．１３・・・・・・と、ＩＣ１７から
の応答信号を入力する入力部１４゜１５・・・・・・と
金備え、これら入力部１４．１５・・・・・・からの信
号を良否判定部１６に入力してＩＣＩ ７の良否を判定
するものである。この従来のＩＣテスターは処理能力に
限度があった。
（発明の目的）
本発明の目的は、このような問題点を解決し、単位時間
当りの試験処理能力を大幅に向上させ得るＩＣテスター
を提供することにある。
当りの試験処理能力を大幅に向上させ得るＩＣテスター
を提供することにある。
（発明の構成）
本発明の構成は、同一構成の複数のＩＣの特性試験を行
うＩＣテスターにおいて、前記ＩＣｉテストする試験信
号を前記各ＩＣの各入力端子に所定タイミング信号でゲ
ートしてそれぞれ出力する出力部と、前記各ＩＣの各出
力端子からの信号を所定タイミング信号でゲートしてそ
れぞれ入力する入力部と、これら出力部および入力部に
前記タイミング信号として一個のＩＣの入力出端子には
同一タイミングでかつＩＣ毎に異ったタイミングの信号
を供給するタイミング発生部と、前記入力部からの異っ
たＩＣの同一出力端子からの出力が全て同一レベルのと
きその信号を合成して出力する信号合成部と、この信号
合成部からの出力により前記ＩＣの良否を判定する判定
部とを備えることを特徴とする。
うＩＣテスターにおいて、前記ＩＣｉテストする試験信
号を前記各ＩＣの各入力端子に所定タイミング信号でゲ
ートしてそれぞれ出力する出力部と、前記各ＩＣの各出
力端子からの信号を所定タイミング信号でゲートしてそ
れぞれ入力する入力部と、これら出力部および入力部に
前記タイミング信号として一個のＩＣの入力出端子には
同一タイミングでかつＩＣ毎に異ったタイミングの信号
を供給するタイミング発生部と、前記入力部からの異っ
たＩＣの同一出力端子からの出力が全て同一レベルのと
きその信号を合成して出力する信号合成部と、この信号
合成部からの出力により前記ＩＣの良否を判定する判定
部とを備えることを特徴とする。
（発明の作用）
本発明のＩＣテスターにおいては、同時に処理可能なピ
ン数のテスト可能ＩＣ数量倍個の入力部及び出力部を有
し、同−被テストＩＣとつながる出力部及び入力部は全
て同一タイミング信号でその出力の有無が制御され、か
つ各被テストＩＣの同一ビンとつながる入力部の出力信
号が同一の信号合成部で一つの信号に合成されて出力さ
れるので、前記タイミング信号は、各被テストＩＣにつ
ながる出力部、入力部独立に制御可能で、ＩＣの（試験
時間を全体として短縮することができる。
ン数のテスト可能ＩＣ数量倍個の入力部及び出力部を有
し、同−被テストＩＣとつながる出力部及び入力部は全
て同一タイミング信号でその出力の有無が制御され、か
つ各被テストＩＣの同一ビンとつながる入力部の出力信
号が同一の信号合成部で一つの信号に合成されて出力さ
れるので、前記タイミング信号は、各被テストＩＣにつ
ながる出力部、入力部独立に制御可能で、ＩＣの（試験
時間を全体として短縮することができる。
（実施例）
第１図は本発明の一実施例を含むブロック図であり、試
験を行うＩＣが３個の場合を示している。
験を行うＩＣが３個の場合を示している。
図において、２１はＩＣテスタ一部、３８，３９゜４０
は試験すべき複数（３個）のＩＣである。また、２２．
２３・・・・・・２７はＩＣ試験信号を試験すべきＩＣ
へ供給しゲートを含む出力部、２８．２９・・・・・・
３３は各ＩＣからの出力信号を受はゲートヲ含む入力部
、３４．３５は信号合成部、３６は良否判定部、３７は
入力部２２〜２７および出力部２８〜３３にそれぞれＩ
Ｃ毎に異るタイミングで同−ＩＣの端子には同一タイミ
ングの信号を供給して入出力信号にゲー）１かけるタイ
ミング発生部である。被テストＩｃ３８，３９．４０に
対す”る入力制御信号は、全て並列にＩＣテスター２１
の出力部２２〜２７を経て出力される。これら出力部２
２〜２７から出される信号はタイミング発生部３７によ
って作られたタイミング信号に従って選択され、全ての
出力端子に同時かあるいは特定の出力端子に出力される
様に制御される。
は試験すべき複数（３個）のＩＣである。また、２２．
２３・・・・・・２７はＩＣ試験信号を試験すべきＩＣ
へ供給しゲートを含む出力部、２８．２９・・・・・・
３３は各ＩＣからの出力信号を受はゲートヲ含む入力部
、３４．３５は信号合成部、３６は良否判定部、３７は
入力部２２〜２７および出力部２８〜３３にそれぞれＩ
Ｃ毎に異るタイミングで同−ＩＣの端子には同一タイミ
ングの信号を供給して入出力信号にゲー）１かけるタイ
ミング発生部である。被テストＩｃ３８，３９．４０に
対す”る入力制御信号は、全て並列にＩＣテスター２１
の出力部２２〜２７を経て出力される。これら出力部２
２〜２７から出される信号はタイミング発生部３７によ
って作られたタイミング信号に従って選択され、全ての
出力端子に同時かあるいは特定の出力端子に出力される
様に制御される。
これら試験信号を受けたＩＣ３９〜４０から出力されて
ＩＣテスター２１側に入力される信号は。
ＩＣテスター２１側に入力される信号は。
入力部２８〜３３に於いてタイミング発生部３７で作ら
れたタイミング信号に依って出力部２２〜２７と同様に
制御され、信号合成部３４．３５に送られる。これら信
号合成部３４．３５では、常に１個あるいは複数個の信
号を合成し、ＩＣ３８〜４０からの入力信号が全て同レ
ベルの時にのみ出力信号を送出する様に構成されている
。
れたタイミング信号に依って出力部２２〜２７と同様に
制御され、信号合成部３４．３５に送られる。これら信
号合成部３４．３５では、常に１個あるいは複数個の信
号を合成し、ＩＣ３８〜４０からの入力信号が全て同レ
ベルの時にのみ出力信号を送出する様に構成されている
。
この様に構成されたＩＣテスターは、従来の構成に対し
て破線内の入出力回路とタイミング発生部３７とを付加
すれば、全く同じ比較パターン等を使用して複数個のＩ
Ｃの同時にテストする事が可能となる。したがって、単
位時間当りＩＣ試験処理能力を大幅に増大することがで
きる。
て破線内の入出力回路とタイミング発生部３７とを付加
すれば、全く同じ比較パターン等を使用して複数個のＩ
Ｃの同時にテストする事が可能となる。したがって、単
位時間当りＩＣ試験処理能力を大幅に増大することがで
きる。
例えば、３個のＩＣｉ同時に測定する場合、直列測定部
分と並列測定部分との時間比率を１：４としてテストす
ると、１個づつ測定する場合に比べて１個当り平均測定
時間は となり、２倍以上の処理能力をもつことになる。
分と並列測定部分との時間比率を１：４としてテストす
ると、１個づつ測定する場合に比べて１個当り平均測定
時間は となり、２倍以上の処理能力をもつことになる。
（発明の効果）
−６＝
以上説明したように、本発明によれば、複数のＩＣｔ−
並列的に試験できるので、処理時間を大幅に短縮するこ
とができる。
並列的に試験できるので、処理時間を大幅に短縮するこ
とができる。
第１図は本発明の一実施例のブロック図、第２図は従来
のＩＣテスターのブロック図である。図において １１．２１・・・・・・テスタ一部、１２，１３．２２
〜２７・・・・・・出力部、１４，１５．２８〜３３・
・・・・・入力部、１６．３６・・・・・・良否判定部
、１７．３８〜４０・・・・・・被テス）ＩＣ，３４，
３５・・・・・・信号合成部、３７・・・・・・タイミ
ング発生部、である。 半１回
のＩＣテスターのブロック図である。図において １１．２１・・・・・・テスタ一部、１２，１３．２２
〜２７・・・・・・出力部、１４，１５．２８〜３３・
・・・・・入力部、１６．３６・・・・・・良否判定部
、１７．３８〜４０・・・・・・被テス）ＩＣ，３４，
３５・・・・・・信号合成部、３７・・・・・・タイミ
ング発生部、である。 半１回
Claims (1)
- 同一構成の複数のＩＣの特許試験を行うＩＣテスター
において、前記ＩＣをテストする試験信号を前記各ＩＣ
の各入力端子に所定タイミング信号でゲートしてそれぞ
れ出力する出力部と、前記ＩＣの各出力端子からの信号
を所定タイミング信号でゲートしてそれぞれ入力する入
力部と、これら出力部および入力部に前記タイミング信
号として一個のＩＣの入力出端子には同一タイミングで
かつＩＣ毎に異ったタイミングの信号を供給するタイミ
ング発生部と、前記入力部からの異ったＩＣの同一出力
端子からの出力が全て同一レベルのときその信号を合成
して出力する信号合成部と、この信号合成部からの出力
により前記ＩＣの良否を判定する判定部とを備えること
を特徴とするＩＣテスター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59221717A JPS6199876A (ja) | 1984-10-22 | 1984-10-22 | Ｉｃテスタ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59221717A JPS6199876A (ja) | 1984-10-22 | 1984-10-22 | Ｉｃテスタ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6199876A true JPS6199876A (ja) | 1986-05-17 |
Family
ID=16771158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59221717A Pending JPS6199876A (ja) | 1984-10-22 | 1984-10-22 | Ｉｃテスタ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6199876A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000052703A1 (en) * | 1999-03-01 | 2000-09-08 | Formfactor, Inc. | Parallel testing of integrated circuit devices using cross-dut and within-dut comparisons |
| WO2000052488A1 (en) * | 1999-03-01 | 2000-09-08 | Formfactor, Inc. | Distributed interface for parallel testing of multiple devices using a single tester channel |
| US6452411B1 (en) | 1999-03-01 | 2002-09-17 | Formfactor, Inc. | Efficient parallel testing of integrated circuit devices using a known good device to generate expected responses |
| US6603323B1 (en) | 2000-07-10 | 2003-08-05 | Formfactor, Inc. | Closed-grid bus architecture for wafer interconnect structure |
| EP1394560A2 (en) * | 2002-08-29 | 2004-03-03 | Samsung Electronics Co., Ltd. | Semiconductor chip test system and test method thereof |
| JP2007318254A (ja) * | 2006-05-23 | 2007-12-06 | Advantest Corp | 試験装置および試験方法 |
-
1984
- 1984-10-22 JP JP59221717A patent/JPS6199876A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000052703A1 (en) * | 1999-03-01 | 2000-09-08 | Formfactor, Inc. | Parallel testing of integrated circuit devices using cross-dut and within-dut comparisons |
| WO2000052488A1 (en) * | 1999-03-01 | 2000-09-08 | Formfactor, Inc. | Distributed interface for parallel testing of multiple devices using a single tester channel |
| US6452411B1 (en) | 1999-03-01 | 2002-09-17 | Formfactor, Inc. | Efficient parallel testing of integrated circuit devices using a known good device to generate expected responses |
| US6559671B2 (en) | 1999-03-01 | 2003-05-06 | Formfactor, Inc. | Efficient parallel testing of semiconductor devices using a known good device to generate expected responses |
| US6678850B2 (en) | 1999-03-01 | 2004-01-13 | Formfactor, Inc. | Distributed interface for parallel testing of multiple devices using a single tester channel |
| US6603323B1 (en) | 2000-07-10 | 2003-08-05 | Formfactor, Inc. | Closed-grid bus architecture for wafer interconnect structure |
| US7276922B2 (en) | 2000-07-10 | 2007-10-02 | Formfactor, Inc. | Closed-grid bus architecture for wafer interconnect structure |
| US7960990B2 (en) | 2000-07-10 | 2011-06-14 | Formfactor, Inc. | Closed-grid bus architecture for wafer interconnect structure |
| EP1394560A2 (en) * | 2002-08-29 | 2004-03-03 | Samsung Electronics Co., Ltd. | Semiconductor chip test system and test method thereof |
| EP1394560A3 (en) * | 2002-08-29 | 2004-04-14 | Samsung Electronics Co., Ltd. | Semiconductor chip test system and test method thereof |
| JP2007318254A (ja) * | 2006-05-23 | 2007-12-06 | Advantest Corp | 試験装置および試験方法 |
| JP4704278B2 (ja) * | 2006-05-23 | 2011-06-15 | 株式会社アドバンテスト | 試験装置および試験方法 |
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