JPS63231282A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS63231282A JPS63231282A JP62066577A JP6657787A JPS63231282A JP S63231282 A JPS63231282 A JP S63231282A JP 62066577 A JP62066577 A JP 62066577A JP 6657787 A JP6657787 A JP 6657787A JP S63231282 A JPS63231282 A JP S63231282A
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- JP
- Japan
- Prior art keywords
- input
- signal
- test
- chip
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000000872 buffer Substances 0.000 claims description 2
- 238000012360 testing method Methods 0.000 abstract description 40
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
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- 238000004904 shortening Methods 0.000 description 1
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Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に複数の機能ブロッ
クを有する大規模回路の機能試験を容易化する半導体集
積回路の回路構成に関する。
クを有する大規模回路の機能試験を容易化する半導体集
積回路の回路構成に関する。
近年、半導体集積回路の大規模化に伴い、機能の試験の
段階での充分な故障検出率の確保が重要になってきてい
る。故障検出率を一定水準に確保する手段として、従来
、回路分割法が広く用いられている。回路分割法はまと
まった機能ブロックを外部端子で直接制御して、入カバ
ターンを供給し、出力結果を外部端子に出力して試験を
行なう方法である。今、まとまった機能単位としての機
能ブロックがバス構成で複数接続されているような場合
に回路分割を行なうためには、バス構成された機能ブロ
ックのうち特定の機能ブロックの出力のみをバス配線上
に取シ出し、直接アクセスし、他の機能ブロックの出力
をハイインピーダンスにすることが必要となる。
段階での充分な故障検出率の確保が重要になってきてい
る。故障検出率を一定水準に確保する手段として、従来
、回路分割法が広く用いられている。回路分割法はまと
まった機能ブロックを外部端子で直接制御して、入カバ
ターンを供給し、出力結果を外部端子に出力して試験を
行なう方法である。今、まとまった機能単位としての機
能ブロックがバス構成で複数接続されているような場合
に回路分割を行なうためには、バス構成された機能ブロ
ックのうち特定の機能ブロックの出力のみをバス配線上
に取シ出し、直接アクセスし、他の機能ブロックの出力
をハイインピーダンスにすることが必要となる。
例えば第３図に示すように、各機能ブロック１゜２．３
の入力へは前段回路２１，２３．２５からの通常信号や
前段回路２２，２４．２６からのチップセレクト信号な
どとテスト信号入力端子５１からのテスト信号やデコー
ダー３２から得られるチップセレクト信号などとの２種
類の信号が供給され、テストモード信号ＴＭによシその
どちらかをセレクター回路１１〜１３．４１〜４３によ
って選択し機能ブロック１，２．３内におくられる。こ
こで、テスト信号はテスト信号入力端子から直接入力さ
れたテストのための信号である。今、チップセレクト信
号は（以下、Ｃ８信号とする）入力端子Ｓ、、Ｓ。
の入力へは前段回路２１，２３．２５からの通常信号や
前段回路２２，２４．２６からのチップセレクト信号な
どとテスト信号入力端子５１からのテスト信号やデコー
ダー３２から得られるチップセレクト信号などとの２種
類の信号が供給され、テストモード信号ＴＭによシその
どちらかをセレクター回路１１〜１３．４１〜４３によ
って選択し機能ブロック１，２．３内におくられる。こ
こで、テスト信号はテスト信号入力端子から直接入力さ
れたテストのための信号である。今、チップセレクト信
号は（以下、Ｃ８信号とする）入力端子Ｓ、、Ｓ。
を介してデコーダー３２に入力され、デコーダー３２で
復号されその信号によって、機能ブロック１．２．３の
選択を行なうことができる。
復号されその信号によって、機能ブロック１．２．３の
選択を行なうことができる。
機能ブロック１を選択する場合、テストモード信号Ｔ
Ｍ ｆ例えばハイレベルにすることによシ、テスト信号
に切り換え、デコーダー３２よシ機能ブロック１のテス
ト信号の入力をハイレベル、機能ブロック２，３の入力
をロウレベルにすることにより、機能ブロック１のみを
選択する。機能ブロック１への入力の各テスト信号用の
端子へテスト信号入力端子５１から信号が供給され、バ
ス３１へは機能ブロック１の結果が出力され、テスト結
果の判定が行なわれる。
Ｍ ｆ例えばハイレベルにすることによシ、テスト信号
に切り換え、デコーダー３２よシ機能ブロック１のテス
ト信号の入力をハイレベル、機能ブロック２，３の入力
をロウレベルにすることにより、機能ブロック１のみを
選択する。機能ブロック１への入力の各テスト信号用の
端子へテスト信号入力端子５１から信号が供給され、バ
ス３１へは機能ブロック１の結果が出力され、テスト結
果の判定が行なわれる。
上述した従来の、着目する機能ブロックを選択する方法
では、Ｃ８信号によりバスに接続されている他の機能ブ
ロックのスリーステート出力をノ１イインピーダンスに
制御しておくだめ、着目した機能ブロックのＣ８信号へ
は定まった信号のみが入力される。このためＣ８信号か
らの遅延量やタイミングなどの測定はできず、機能ブロ
ックをテストする時、Ｃ８信号による機能試験が十分に
できない欠点があった。
では、Ｃ８信号によりバスに接続されている他の機能ブ
ロックのスリーステート出力をノ１イインピーダンスに
制御しておくだめ、着目した機能ブロックのＣ８信号へ
は定まった信号のみが入力される。このためＣ８信号か
らの遅延量やタイミングなどの測定はできず、機能ブロ
ックをテストする時、Ｃ８信号による機能試験が十分に
できない欠点があった。
また、第４図に示すようにテスト性をよくするため、他
の信号同様、直接外部入力端子へ出してアクセスするこ
とを行なうと、Ｃ８信号は、機能ブロックの選択という
他の信号とは異なる特徴を有していて、同時に一つの端
子からの共通の入力信号で複数の機能ブロックのうちの
１つだけを残して、他の機能ブロックの出力を全てハイ
インピーダンスにするのは困難であるため、各Ｃ８端子
への入力は全く独立して制御する必要があシ、他の入力
のように１つの外部端子から共通してテスト信号を与え
ることはできないため機能ブロックの数だけＣ８用のテ
スト信号ピンが必要となりピン数が増大するという欠点
がある。
の信号同様、直接外部入力端子へ出してアクセスするこ
とを行なうと、Ｃ８信号は、機能ブロックの選択という
他の信号とは異なる特徴を有していて、同時に一つの端
子からの共通の入力信号で複数の機能ブロックのうちの
１つだけを残して、他の機能ブロックの出力を全てハイ
インピーダンスにするのは困難であるため、各Ｃ８端子
への入力は全く独立して制御する必要があシ、他の入力
のように１つの外部端子から共通してテスト信号を与え
ることはできないため機能ブロックの数だけＣ８用のテ
スト信号ピンが必要となりピン数が増大するという欠点
がある。
本発明の半導体集積回路は、出力バッファにスリーステ
ート回路を有する複数の機能ブロックと、機能ブロック
をテスト時に選択するチップ選択回路と、選択されない
機能ブロックのスリーステート出力を選択された機能ブ
ロックのテスト時にハイインピーダンスに制御するチッ
プ非選択回路とを有している。
ート回路を有する複数の機能ブロックと、機能ブロック
をテスト時に選択するチップ選択回路と、選択されない
機能ブロックのスリーステート出力を選択された機能ブ
ロックのテスト時にハイインピーダンスに制御するチッ
プ非選択回路とを有している。
以下、図面を参照して本発明を説明する。
第１図は本発明の一実施例の回路図である。Ｃ８′は本
発明による付加されたチップ非選択端子を示す。例えば
機能ブロック１を選択してテストする場合、まず、テス
トモード信号（ＴＭ）によりセレクター回路１１，１２
，１３，４１，４２．４３を制御して機能ブロック１へ
の通常信号人力Ｎとテスト信号人力Ｔとの切換えを行な
い、入力端子Ｓ、。
発明による付加されたチップ非選択端子を示す。例えば
機能ブロック１を選択してテストする場合、まず、テス
トモード信号（ＴＭ）によりセレクター回路１１，１２
，１３，４１，４２．４３を制御して機能ブロック１へ
の通常信号人力Ｎとテスト信号人力Ｔとの切換えを行な
い、入力端子Ｓ、。
Ｓ２の入力をデコーダー３２を通すことによって機能ブ
ロック１のチップ非選択端子Ｃ８′への入力はハイレベ
ル、その他の機能ブロック２，３のチップ非選択端子Ｃ
８′への入力はロウレベルになるように賛換して、機能
ブロック１の選択を行なう。
ロック１のチップ非選択端子Ｃ８′への入力はハイレベ
ル、その他の機能ブロック２，３のチップ非選択端子Ｃ
８′への入力はロウレベルになるように賛換して、機能
ブロック１の選択を行なう。
この場合はチップ非選択端子Ｃ８′への入力がハイレベ
ルのときに選択され、ローレベルの時に選択されないこ
とを想定している。機能ブロック１が選択されている間
はチップ非選択端子Ｃ８′への入力は固定されなければ
ならないが、チップ選択Ｃ８への入力は固定されずＣ８
信号によるテストが可能となシ、又、デコーダー３２か
らの入力によって選択ができるためＣ８信号用のテスト
信号ビンが増大することもない。
ルのときに選択され、ローレベルの時に選択されないこ
とを想定している。機能ブロック１が選択されている間
はチップ非選択端子Ｃ８′への入力は固定されなければ
ならないが、チップ選択Ｃ８への入力は固定されずＣ８
信号によるテストが可能となシ、又、デコーダー３２か
らの入力によって選択ができるためＣ８信号用のテスト
信号ビンが増大することもない。
第２図は本発明の他の実施例の回路図である。
この実施例では、同時に別のバス３３に接続されている
２つ以上の機能ブロックを選択することができ、例えば
機能ブロック１と３．２と４への入力をそれぞれ共通に
することによって機能ブロック１と３、又は２と４を同
時に選択することができるため、同時に異なるバスに接
続された２つ以上の機能ブロックについてテストが行な
え試験時間が短縮できるという利点がある。
２つ以上の機能ブロックを選択することができ、例えば
機能ブロック１と３．２と４への入力をそれぞれ共通に
することによって機能ブロック１と３、又は２と４を同
時に選択することができるため、同時に異なるバスに接
続された２つ以上の機能ブロックについてテストが行な
え試験時間が短縮できるという利点がある。
以上説明したように本発明は、従来の回路に新たに機能
ブロック非選択専用の回路を設けることによシ、各機能
ブロックの通常動作に使用する全ての入力ピンへテスト
パターンが印加できる効果がある。また、従来、Ｃ８信
号で機能ブロックの選択を行ない、かつ、十分にテスト
するためには各機能ブロックのＣ８信号は独立に制御し
なければならず共用化が困難であったが、本発明の構成
では１つの信号ピンで共用化制御が可能なためテスト用
信号ピン数を従来に比べ低減できる効果がある。さらに
異なるバスに接続されている機能ブロックを同時に２つ
以上選択して、テストを行なうことが可能で試験時間を
短縮できる効果がある。
ブロック非選択専用の回路を設けることによシ、各機能
ブロックの通常動作に使用する全ての入力ピンへテスト
パターンが印加できる効果がある。また、従来、Ｃ８信
号で機能ブロックの選択を行ない、かつ、十分にテスト
するためには各機能ブロックのＣ８信号は独立に制御し
なければならず共用化が困難であったが、本発明の構成
では１つの信号ピンで共用化制御が可能なためテスト用
信号ピン数を従来に比べ低減できる効果がある。さらに
異なるバスに接続されている機能ブロックを同時に２つ
以上選択して、テストを行なうことが可能で試験時間を
短縮できる効果がある。
第１図は本発明の一実施例を示す回路ブロック図、第２
図は本発明の他の実施例を示す回路ブロック図である。 第３図は従来の回路分割を行なう回路ブロック図、第４
図は従来の技術で、テスト性をよくするために直接外部
入力端子を出してアクセスするようにした回路ブロック
図である。 １〜４・・・・・・機能ブロック、１１〜１４・・・・
・・セレクター回路、２１〜２８・・・・・・前段回路
、３１，３３・・・・・・バス、３２・−・・−デコー
ダー、Ｃ８・・・・・・チップセレクト端子、Ｎ・・・
・・・セレクター回路の通常信号入力端子、Ｔ・・・・
・・セレクター回路のテスト信号入力端子、ＴＭ・・・
・・・テストモード切換信号入力端子、Ｓｔ、Ｓｔ・・
・・・・デコーダーへの入力端子、４１〜４４・・・・
・・Ｃ８端子へのセレクター回路、５１，５５・・・・
−・テスト信号入力端子、５２〜５４・・・・・・Ｃ８
へのテスト信号入力端子。 釘２図 片３図 「 第４図
図は本発明の他の実施例を示す回路ブロック図である。 第３図は従来の回路分割を行なう回路ブロック図、第４
図は従来の技術で、テスト性をよくするために直接外部
入力端子を出してアクセスするようにした回路ブロック
図である。 １〜４・・・・・・機能ブロック、１１〜１４・・・・
・・セレクター回路、２１〜２８・・・・・・前段回路
、３１，３３・・・・・・バス、３２・−・・−デコー
ダー、Ｃ８・・・・・・チップセレクト端子、Ｎ・・・
・・・セレクター回路の通常信号入力端子、Ｔ・・・・
・・セレクター回路のテスト信号入力端子、ＴＭ・・・
・・・テストモード切換信号入力端子、Ｓｔ、Ｓｔ・・
・・・・デコーダーへの入力端子、４１〜４４・・・・
・・Ｃ８端子へのセレクター回路、５１，５５・・・・
−・テスト信号入力端子、５２〜５４・・・・・・Ｃ８
へのテスト信号入力端子。 釘２図 片３図 「 第４図
Claims (1)
- 出力バッファにスリーステート回路を有する複数の機能
ブロックと、該複数の機能ブロックから特定のブロック
を選択するブロック選択回路と、前記複数の機能ブロッ
クのうち前記特定のブロックを選択しない非選択回路と
を有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066577A JPH07117575B2 (ja) | 1987-03-19 | 1987-03-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066577A JPH07117575B2 (ja) | 1987-03-19 | 1987-03-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63231282A true JPS63231282A (ja) | 1988-09-27 |
| JPH07117575B2 JPH07117575B2 (ja) | 1995-12-18 |
Family
ID=13319949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62066577A Expired - Lifetime JPH07117575B2 (ja) | 1987-03-19 | 1987-03-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07117575B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006292638A (ja) * | 2005-04-13 | 2006-10-26 | Denso Corp | ボード上に実装された回路の検査方法 |
-
1987
- 1987-03-19 JP JP62066577A patent/JPH07117575B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006292638A (ja) * | 2005-04-13 | 2006-10-26 | Denso Corp | ボード上に実装された回路の検査方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07117575B2 (ja) | 1995-12-18 |
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