JP2015192218A - アナログ信号回路 - Google Patents

Abstract

【課題】同一パッケージ内のノイズ源の影響で特定チャンネルのアナログ特性の劣化を抑制すること。【解決手段】マルチプレクサ回路２は、複数系統のアナログ入力信号をそれぞれ入力信号として切り替える。サンプルホールド回路１ａ，１ｂは、マルチプレクサ回路からの出力信号をそれぞれ入力信号として保持・出力する。Ａ／Ｄコンバータ回路３ａ，３ｂは、アナログ信号をデジタル信号に変換する。乱数発生回路５は、サンプルホールド回路の制御信号に同期して乱数を発生する。デジタル回路４は、乱数発生回路により乱数制御された信号に基づいて、Ａ／Ｄコンバータ回路の出力信号を並び替える。【選択図】図１

Description

本発明は、多数のアナログ入力パスを取り扱うアナログ信号回路に関し、より詳細には、同一パッケージ内のノイズ源の影響で特定チャンネルのアナログ特性が劣化するアナログ信号回路において、特性劣化を抑制することのできるアナログ信号回路に関する。

各種画像センサや画像処理装置等、アナログ信号をデジタル信号に変換する必要のある電子機器では、多くのデータを高速に処理することが求められる。このような要求に応えるべく、多数のアナログ信号パスに対してＡ／Ｄコンバータ回路を一つのみ搭載し、複数チャンネルのアナログ信号を時分割処理する回路が知られている（例えば、特許文献１参照）。この特許文献１には、ＡＤコンバータを利用したデジタル信号処理装置などに用いられる信号処理システムが開示されている。

しかし、処理するスピードが速くなると、時分割処理するＡ／Ｄコンバータに求められるスピードはさらに速くなり時分割処理が困難となるため、アナログ入力パスにつき一つのＡ／Ｄコンバータを搭載する必要が生じてくる。

特開２０００−２５２８２４号公報

ここで、センサモジュールのエリア削減のために、画像処理チップが電源回路を取り込んだ場合について検討してみる。ここでは電源回路として、チャージポンプを搭載しているものとする。
図５は、従来のアナログ信号回路のブロック図で、サンプルホールド回路とＡ／Ｄコンバータ回路とチャージポンプ回路とにより構成されているブロック図である。

入力信号を保持・出力するサンプルホールド回路１１ａ，１１ｂと、アナログ信号をデジタル信号に変換するＡ／Ｄコンバータ回路１３ａ，１３ｂ及びチャージポンプ回路１２とを同一チップ内に配置した回路構成である。アナログ入力パスは、ＶＩＮ０、ＶＩＮ１の２系統あり、サンプルホールド回路１１ａ，１１ｂ及びＡ／Ｄコンバータ回路１３ａ，１３ｂは、それぞれ２つ搭載している。

図６は、図５に示したチャージポンプ回路を説明するための回路構成図である。
チャージポンプ回路１２は、スイッチＳＷ５〜ＳＷ８とキャパシタＣ１、Ｃ２を備えている。
図７（ａ）乃至（ｊ）は、図５に示したアナログ信号回路及び図６に示したチャージポンプ回路の動作を説明するための制御信号及び状態をタイミングチャートで示す図で、チャージポンプ回路１２のスイッチＳＷ５〜ＳＷ８を制御する制御信号φ１、φ２の出力タイミングを示すタイミングチャート、チャージポンプ動作によってノイズが重畳している電源ＶＳＳのグラフ、サンプルホールド回路及びＡ／Ｄコンバータ回路の動作タイミングを示すタイミングチャートおよび状態遷移図の一例を示している。

図７（ａ）は制御信号φ１、図７（ｂ）は制御信号φ２、図７（ｃ）はＶＳＳのグラフ、図７（ｄ）は制御信号φ３、図７（ｅ）は制御信号φ４、図７（ｆ）はサンプルホールド回路の状態、図７（ｇ）は制御信号φ５、図７（ｈ）は制御信号φ６、図７（ｉ）はＡ／Ｄコンバータ回路の状態をそれぞれ示している。
図７（ａ）及び（ｂ）に示すように、制御信号φ１がＨｉｇｈレベルであるときには、制御信号φ２はＬｏｗレベルになる。また、制御信号φ１がＬｏｗレベルであるときには、制御信号φ２はＨｉｇｈレベルになるが、互いにノンオーバーランプの関係にある。

同様に、制御信号φ３がＨｉｇｈレベルであるときには、制御信号φ４はＬｏｗレベルになる。また、制御信号φ３がＬｏｗレベルであるときには、制御信号φ４はＨｉｇｈレベルになるが、互いにノンオーバーランプの関係にある。
同様に、制御信号φ５がＨｉｇｈレベルであるときには、制御信号φ６はＬｏｗレベルになる。また、制御信号φ５がＬｏｗレベルであるときには、制御信号φ６はＨｉｇｈレベルになるが、互いにノンオーバーランプの関係にある。

チャージポンプ回路１２では、制御信号φ１がＨｉｇｈレベル、制御信号φ２がＬｏｗレベルのときにスイッチＳＷ５、ＳＷ７が接続状態となり、ＳＷ６、ＳＷ８が切断状態となる。このとき、キャパシタＣ１の両端には、それぞれＶＤＤ、ＶＳＳが接続され（ＶＤＤ−ＶＳＳ）の電荷が保持される。
次に、制御信号φ１がＬｏｗレベル、制御信号φ２がＨｉｇｈレベルのときにスイッチＳＷ６，ＳＷ８が接続状態となり、ＳＷ５、ＳＷ７が切断状態となる。このとき、先ほどＶＳＳに接続されていたノードにＶＤＤが接続され、ＶＤＤが接続されていたノードはオープンとなる。従って、電荷保存則からこのオープンノードの電位は２ＶＤＤとなり、このスイッチング動作を繰り返すことで、キャパシタＣ２に（２ＶＤＤ−ＶＳＳ）分の電荷を保持させることができる。

しかし、このスイッチングにより、Ｃ１をチャージ・ディスチャージするのに必要な電荷がＶＤＤ、ＶＳＳを通して移動することで、ＶＤＤ、ＶＳＳにスイッチングノイズが重畳されてしまう（図７（ｃ））。
続いて、ＶＳＳにノイズが重畳している際、チャージポンプ回路１２と共通のチップ基板で構成されるサンプルホールド回路１１ａ，１１ｂ及びＡ／Ｄコンバータ回路１３ａ，１３ｂを駆動する際の課題について説明する。

サンプルホールド回路１１ａ、１１ｂは、２つ搭載しており、どちらのサンプルホールド回路も制御信号φ３がＨｉｇｈレベルのときにサンプル動作、制御信号φ４がＨｉｇｈレベルのときにホールド動作を行っている。Ａ／Ｄコンバータ回路１３ａ，１３ｂも２つ搭載しており、どちらのＡ／Ｄコンバータ回路も制御信号φ５がＨｉｇｈレベルのときにサンプル動作、制御信号φ６がＨｉｇｈレベルのときにアナログ信号からデジタル信号への変換動作を行っている。

しかしながら、チャージポンプ回路１２のスイッチング動作によってＶＳＳに大きいノイズが発生しており、その影響は、チャージポンプ回路１２の近くに配置しているチャンネル０側で大きくなる可能性がある。図７（ａ）乃至（ｊ）に示すタイミングチャートの例では、ノイズが重畳する間隔はＡ／Ｄコンバータ回路１３ａ，１３ｂのサンプル・変換サイクル周期の２倍になっており、その結果、チャンネル０のＡ／Ｄコンバータ出力信号へのノイズの重畳は、サンプリング２回につき１回となる。ＶＳＳのノイズによってＡ／Ｄコンバータ出力信号へ重畳するオフセット量が一定だと仮定すると、（（サンプリング周波数＝Ｆｓ）／２）の周波数の信号成分が重畳していることになる。

図８は、図７に示したＡ／Ｄコンバータ出力にＦＦＴ処理を施したときの周波数スペクトルを示す図で、周波数ＦｉｎのＳｉｎｅ波入力を処理しているときの、チャンネル０のＡ／Ｄコンバータのデジタル出力信号をＦＦＴ処理した際に得られる周波数スペクトル分布を示している。横軸に信号周波数、縦軸に信号強度を示している。
チャージポンプ回路１２のスイッチング動作に起因する電源ノイズの影響で、アナログ信号周波数Ｆｉｎのピークとは別にＦｓ／２のところにもう一つピークが表れている。

デジタル信号に重畳するのがＤＣオフセットであればデジタル補正も可能だが、図８のように特定の周波数にトーンとして現れると、画像で見た時に縦筋ノイズとなって映ってしまい、これを補正することは困難である。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、同一パッケージ内のノイズ源の影響で特定チャンネルのアナログ特性が劣化を抑制するアナログ信号回路を提供することにある。

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、複数系統のアナログ信号に其々対応し、前記複数のアナログ信号が其々入力される複数のアナログ入力パスと、乱数を発生する乱数発生回路と、を備え、前記乱数の基づき前記複数のアナログ信号が入力される複数のアナログ入力パスを乱数制御で切り替えることを特徴とするアナログ信号回路である。

また、請求項２に記載の発明は、請求項１に記載の発明において、前記複数のアナログ入力パスは、マルチプレクサ回路により切り替えることを特徴とする。
また、請求項３に記載の発明は、請求項２に記載の発明において、前記マルチプレクサ回路からの信号が入力されるサンプルホールド回路と、前記サンプルホールド回路からの信号が入力されるＡ／Ｄコンバータと、を備えることを特徴とする。

また、請求項４に記載の発明は、請求項２に記載の発明において、前記マルチプレクサ回路に信号を入力するサンプルホールド回路と、前記マルチプレクサ回路からの信号が入力されるＡ／Ｄコンバータと、を備えることを特徴とする。
また、請求項５に記載の発明は、請求項３又は４に記載の発明において、前記Ａ／Ｄコンバータからの信号が入力され、前記乱数に基づき複数のアナログ信号に其々対応した複数のデジタル信号が出力されるようにデジタルデータを復元するデジタル部を備えることを特徴とする。

また、請求項６に記載の発明は、複数系統のアナログ入力信号をそれぞれ入力信号とし、該入力信号を切り替えるマルチプレクサ回路と、該マルチプレクサ回路からの出力信号をそれぞれ入力信号として保持・出力する複数のサンプルホールド回路と、該サンプルホールド回路からのアナログ信号をデジタル信号に変換するＡ／Ｄコンバータ回路と、前記サンプルホールド回路の制御信号に同期して乱数を発生する乱数発生回路と、該乱数発生回路により乱数制御された信号に基づいて、前記Ａ／Ｄコンバータ回路の出力信号を並び替えるデジタル回路と、を備え、前記複数のアナログ入力信号を乱数制御で切り替えることを特徴とするアナログ信号回路である。

また、請求項７に記載の発明は、請求項１〜６のいずれか一項に記載の発明において、前記複数系統が、２系統であることを特徴とする。
また、請求項８に記載の発明は、請求項１〜７のいずれか一項に記載のアナログ信号回路と、前記アナログ信号回路に電源電圧を供給するチャージポンプ回路とが、同一ＩＣチップ内に配置されたことを特徴とするアナログフロントエンドである。

本発明によれば、多数のアナログ入力パスを取り扱うアナログ信号回路に関し、特に、同一パッケージ内のノイズ源の影響で特定チャンネルのアナログ特性が劣化するアナログ信号回路において、特性劣化を抑制するアナログ信号回路を実現できる。

本発明に係るアナログ信号回路の実施形態１を説明するためのブロック図である。 （ａ）乃至（ｊ）は、図１に示したアナログ信号回路の動作を説明するための制御信号及び状態をタイミングチャートで示す図である。 本発明に係るＡ／Ｄコンバータ出力にＦＦＴ処理を施したときの周波数スペクトルを示す図である。 本発明に係るアナログ信号回路の実施形態２を説明するためのブロック図である。 従来のアナログ信号回路のブロック図で、サンプルホールド回路とＡ／Ｄコンバータ回路とチャージポンプ回路とにより構成されているブロック図である。 図５に示したチャージポンプ回路を説明するための回路構成図である。 （ａ）乃至（ｊ）は、図５に示したアナログ信号回路及び図６に示したチャージポンプ回路の動作を説明するための制御信号及び状態をタイミングチャートで示す図である。 図７に示したＡ／Ｄコンバータ出力にＦＦＴ処理を施したときの周波数スペクトルを示す図である。

以下、図面を参照して本発明の実施の形態について説明する。
［実施形態１］
図１は、本発明に係るアナログ信号回路の実施形態１を説明するためのブロック図である。図中符号１ａ，１ｂはサンプルホールド回路、２はマルチプレクサ回路、２ａ，２ｂはスイッチ、３ａ，３ｂはＡ／Ｄコンバータ回路、４はデジタル回路、５はＰＮＧＥＮ回路（乱数発生回路）、６はチャージポンプ回路を示している。

本実施形態１のアナログ信号回路は、同一パッケージ内のノイズ源の影響で特定チャンネルのアナログ特性が劣化するアナログ信号回路において、特性劣化を抑制することのできるアナログ信号回路である。なお、本実施形態１においては、複数系統は２系統である。
マルチプレクサ回路２は、複数系統のアナログ入力信号をそれぞれ入力信号とし、この入力信号を切り替える。また、複数のサンプルホールド回路１ａ，１ｂは、マルチプレクサ回路２からの出力信号をそれぞれ入力信号として保持・出力する。

また、Ａ／Ｄコンバータ回路３ａ，３ｂは、サンプルホールド回路１ａ，１ｂからのアナログ信号をデジタル信号に変換する。
また、乱数発生回路５は、サンプルホールド回路１ａ，１ｂの制御信号に同期して乱数を発生する。また、デジタル回路４は、乱数発生回路５により乱数制御された信号に基づいて、Ａ／Ｄコンバータ回路３ａ，３ｂの出力信号を並び替える。

このような構成により、複数のアナログ入力信号を乱数制御で切り替えることができる。
また、サンプルホールド回路１ａ，１ｂと、マルチプレクサ回路２と、Ａ／Ｄコンバータ回路３ａ，３ｂと、乱数発生回路５と、デジタル回路４とは、同一チップ内に配置されている。

つまり、サンプルホールド回路１ａ，１ｂと、Ａ／Ｄコンバータ回路３ａ，３ｂ及びチャージポンプ回路６については、その機能は図５と同じなので説明を省略する。ＰＮＧＥＮ回路５は、サンプルホールド回路１ａ，１ｂの制御信号に同期して乱数を発生する乱数発生回路である。本実施形態１では、出力する乱数は、１ビットのクロック信号であり、それがそのまま制御信号ＣＨＳＥＬとなる。デジタル回路４は、乱数制御されたＣＨＳＥＬ信号をもとに、Ａ／Ｄコンバータの出力信号を並び替える回路である。

図２（ａ）乃至（ｊ）は、図１に示したアナログ信号回路の動作を説明するための制御信号及び状態をタイミングチャートで示す図で、チャージポンプ回路６のスイッチＳＷ５〜ＳＷ８を制御する制御信号φ１、φ２の出力タイミングを示すタイミングチャート、チャージポンプ動作によってノイズが重畳している電源ＶＳＳのグラフ、サンプルホールド回路、Ａ／Ｄコンバータ回路の動作タイミングを示すタイミングチャートおよび状態遷移図、マルチプレクサ回路の動作タイミングを示すタイミングチャートの一例である。

図２（ａ）は制御信号φ１、図２（ｂ）は制御信号φ２、図２（ｃ）はＶＤＤおよびＶＳＳの様子、図２（ｄ）は制御信号φ３、図２（ｅ）は制御信号φ４、図２（ｆ）はサンプルホールド回路の状態、図２（ｇ）は制御信号φ５、図２（ｈ）は制御信号φ６、図２（ｉ）はＡ／Ｄコンバータ回路の状態、図２（ｊ）は乱数制御クロックＣＨＳＥＬをそれぞれ示している。

図２（ａ）乃至（ｊ）に示す制御信号及び状態遷移図は、図２（ｊ）ＣＨＳＥＬを除いて全く同一のため、図２（ｊ）ＣＨＳＥＬ以外の説明は省略する。ＣＨＳＥＬがＨｉｇｈレベルのとき、マルチプレクサ回路のスイッチＳＷ１、ＳＷ４が接続状態、スイッチＳＷ２、ＳＷ３が切断状態となる。それにより、従来の回路構成と同様に、アナログ入力信号ＶＩＮ０はチャンネル０側のサンプルホールド回路へ入力され、アナログ入力信号ＶＩＮ１はチャンネル１側のサンプルホールド回路へ入力される。

一方、ＣＨＳＥＬがＬｏｗレベルのとき、マルチプレクサ回路のスイッチＳＷ２、ＳＷ３が接続状態、スイッチＳＷ１、ＳＷ４が切断状態となる。それにより従来の回路構成とは逆に、アナログ入力信号ＶＩＮ０はチャンネル１側のサンプルホールド回路へ入力され、アナログ入力信号ＶＩＮ１はチャンネル０側のサンプルホールド回路へ入力される。
ＣＨＳＥＬは、乱数で制御されるため、アナログ入力信号ＶＩＮ０がチャンネル０側のサンプルホールド回路１ａ及びＡ／Ｄコンバータ回路３ａで処理されるときもあれば、チャンネル１側のサンプルホールド回路１ｂ及びＡ／Ｄコンバータ回路３ｂで処理されるときもある。同様に、アナログ入力信号ＶＩＮ１がチャンネル１側のサンプルホールド回路１ｂ及びＡ／Ｄコンバータ回路３ｂで処理されるときもあれば、チャンネル０側のサンプルホールド回路１ａ及びＡ／Ｄコンバータ回路３ａで処理されるときもある。

その結果、従来の回路では、電源ノイズの影響が常にチャンネル０側にのみ現れてその周波数成分はＦｓ／２であった（図８）が、本実施形態１では、図３に示すように、ノイズの影響を様々な周波数成分に分散させることができ、トーンを抑圧または消失させることが可能となる。
図３は、本発明に係るＡ／Ｄコンバータ出力にＦＦＴ処理を施したときの周波数スペクトルを示す図である。

本実施形態１では、チャンネル０側のＡ／Ｄコンバータ回路１ａの出力ＡＤＯ０がアナログ入力ＶＩＮ１のデジタルデータを出力し、チャンネル１側のＡ／Ｄコンバータ回路１ｂの出力ＡＤＯ１がアナログ入力ＶＩＮ０のデジタルデータを出力するときがある。しかし、そのようなときは、後段のデジタル回路４で乱数制御信号ＣＨＳＥＬをもとにチャンネルデータの復元を行い、ＶＩＮ０のデジタル信号をＤＯＵＴ０に、ＶＩＮ１のデジタル信号をＤＯＵＴ１にそれぞれ出力することができる。
なお、本実施形態１では、アナログ入力のチャンネル数は２だったが、これは何チャンネルでも構わない。

［実施形態２］
図４は、本発明に係るアナログ信号回路の実施形態２を説明するためのブロック図である。なお、図１と同じ機能を有する構成要素には同一の符号を付してある。

図４に示した実施形態２と図１に示した実施形態１との相違点は、マルチプレクサ回路２の配置位置の相違である。図１では、サンプルホールド回路１ａ，１ｂの入力側に配置されているのに対して、図４では、サンプルホールド回路１ａ，１ｂの出力側に配置されている。ノイズ源の影響がＡ／Ｄコンバータ回路３ａ，３ｂのみにしか及ばないことが分かっていれば、本実施形態２でも上述した図１の実施形態１と同様の効果を得ることができる。

なお、本実施形態２では、アナログ入力のチャンネル数は２だったが、これは何チャンネルでも構わない。
なお、本実施形態２では、マルチプレクサ回路２の配置位置は、サンプルホールド回路１ａ，１ｂの出力側であったが、アナログ回路がより多重に接続されており、かつノイズ源が影響を及ぼす回路が特定できている場合は、その回路よりも前段に配置する限りは、マルチプレクサ回路２の位置はどこであっても構わない。

また、上述したアナログ信号回路と、このアナログ信号回路に電源電圧を供給するチャージポンプ回路とが、同一ＩＣチップ内に配置されたアナログフロントエンドである。

特に、アナログ信号からデジタル信号への変換を必要とする、ビデオカメラ、オーディオ機器等の電子機器用のスイッチトキャパシタ回路及びパイプライン型Ａ／Ｄコンバータとして利用することができる。

１ａ，１ｂ，１１ａ，１１ｂ サンプルホールド回路
２ マルチプレクサ回路
２ａ，２ｂ スイッチ
３ａ，３ｂ，１３ａ，１３ｂ Ａ／Ｄコンバータ回路
４ デジタル回路
５ ＰＮＧＥＮ回路（乱数発生回路）
６，１２ チャージポンプ回路
ＳＷ１〜ＳＷ８ スイッチング素子
Ｃ１，Ｃ２ キャパシタ

Claims (8)

1. 複数系統のアナログ信号に其々対応し、前記複数のアナログ信号が其々入力される複数のアナログ入力パスと、
   乱数を発生する乱数発生回路と、
   を備え、
   前記乱数の基づき前記複数のアナログ信号が入力される複数のアナログ入力パスを乱数制御で切り替えることを特徴とするアナログ信号回路。
2. 前記複数のアナログ入力パスは、マルチプレクサ回路により切り替えることを特徴とする請求項１に記載のアナログ信号回路。
3. 前記マルチプレクサ回路からの信号が入力されるサンプルホールド回路と、
   前記サンプルホールド回路からの信号が入力されるＡ／Ｄコンバータと、
   を備えることを特徴とする請求項２に記載のアナログ信号回路。
4. 前記マルチプレクサ回路に信号を入力するサンプルホールド回路と、
   前記マルチプレクサ回路からの信号が入力されるＡ／Ｄコンバータと、
   を備えることを特徴とする請求項２に記載のアナログ信号回路。
5. 前記Ａ／Ｄコンバータからの信号が入力され、前記乱数に基づき複数のアナログ信号に其々対応した複数のデジタル信号が出力されるようにデジタルデータを復元するデジタル部を備えることを特徴とする請求項３又は４に記載のアナログ信号回路。
6. 複数系統のアナログ入力信号をそれぞれ入力信号とし、該入力信号を切り替えるマルチプレクサ回路と、
   該マルチプレクサ回路からの出力信号をそれぞれ入力信号として保持・出力する複数のサンプルホールド回路と、
   該サンプルホールド回路からのアナログ信号をデジタル信号に変換するＡ／Ｄコンバータ回路と、
   前記サンプルホールド回路の制御信号に同期して乱数を発生する乱数発生回路と、
   該乱数発生回路により乱数制御された信号に基づいて、前記Ａ／Ｄコンバータ回路の出力信号を並び替えるデジタル回路と、を備え、
   前記複数のアナログ入力信号を乱数制御で切り替えることを特徴とするアナログ信号回路。
7. 前記複数系統が、２系統であることを特徴とする請求項１〜６のいずれか一項に記載のアナログ信号回路。
8. 請求項１〜７のいずれか一項に記載のアナログ信号回路と、前記アナログ信号回路に電源電圧を供給するチャージポンプ回路とが、同一ＩＣチップ内に配置されたことを特徴とするアナログフロントエンド。

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