JP6478717B2 - 撮像装置及び撮像システム - Google Patents

Description

本発明は、スキャナ、ビデオカメラ、デジタルスチルカメラ等に用いられる撮像装置及び撮像システムに関する。

光電変換素子を含む画素を配列した画素領域と、その信号を読み出すための読み出し回路から構成される撮像装置が知られている。例えば、特許文献１では、電源電圧で駆動される画素を配列してなる画素領域と、基準電位を基準として、画素領域からの信号を処理する画素信号処理回路から成る撮像装置が開示されている。

特開平９−２８４６５８号公報

上記の撮像装置によれば、外部から入射した磁界が、画素部に供給される電源電圧の供給配線と、画素信号処理回路に供給される基準電位の供給配線とを含むループで捕獲され、ノイズとして観測される課題がある。

本発明の目的は、外部入射磁界によるノイズを低減することができる撮像装置及び撮像システムを提供することである。

本発明の撮像装置は、光電変換を行う第１のグループの画素及び光電変換を行う第２のグループの画素を含む画素領域と、前記画素領域に対して第１の方向に配置され、前記第１のグループの画素の出力信号に対して信号処理する第１の信号処理回路と、前記画素領域に対して前記第１の方向とは異なる第２の方向に配置され、前記第２のグループの画素の出力信号に対して信号処理する第２の信号処理回路と、前記画素領域に対して前記第１の方向に配置され、前記第１の信号処理回路に対して第１の電位を供給する第１の外部接続端子と、前記画素領域に対して前記第２の方向に配置され、前記第２の信号処理回路に対して前記第１の電位を供給する第２の外部接続端子と、前記画素領域に対して前記第１の方向に配置され、前記第１のグループの画素に対して第２の電位を供給する第３の外部接続端子と、前記画素領域に対して前記第２の方向に配置され、前記第２のグループの画素に対して前記第２の電位を供給する第４の外部接続端子とを有し、前記第１の信号処理回路は、前記第２の外部接続端子から前記第１の電位の供給を受けず、前記第１の外部接続端子から前記第１の電位の供給を受け、前記第２の信号処理回路は、前記第１の外部接続端子から前記第１の電位の供給を受けず、前記第２の外部接続端子から前記第１の電位の供給を受け、前記第１のグループの画素は、前記第４の外部接続端子から前記第２の電位の供給を受けず、前記第３の外部接続端子から前記第２の電位の供給を受け、前記第２のグループの画素は、前記第３の外部接続端子から前記第２の電位の供給を受けず、前記第４の外部接続端子から前記第２の電位の供給を受けることを特徴とする。

第１及び第２の信号処理回路に供給される第１の電位の供給経路と、画素に供給される第２の電位の供給経路とで形成されるループを小さくすることができ、外部入射磁界によるノイズを低減することができる。

本発明の第１の実施形態の撮像装置を示す概略図である。 本発明の第１の実施形態の増幅回路の回路図である。 本発明の第１の実施形態の画素の回路図である。 本発明の第１の実施形態を駆動するタイミングチャートである。 本発明の第１の実施形態の撮像装置の斜視図である。 撮像装置の斜視図である。 本発明の第２の実施形態の撮像装置を示す概略図である。 本発明の第２の実施形態のクリップ回路の回路図である。 撮像システムの構成例を示す図である。 本発明の他の撮像装置の斜視図である。 本発明の第３の実施形態の撮像装置を示す概略図である。 垂直走査回路の構成例を示す図である。 本発明の第３の実施形態の画素の回路図である。 本発明の第３の実施形態の撮像装置の斜視図である。 本発明の第４の実施形態の垂直走査回路の構成例を示す図である。 本発明の第５の実施形態の垂直走査回路の構成例を示す図である。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る撮像装置１００の構成例を示す図である。撮像装置１００は、ＣＭＯＳイメージセンサであり、被写体像の入射光を光電変換し、その光電変換により得られた電気信号をデジタルデータとして外部に出力する。撮像装置１００は、複数の画素１１１が行列状に配置された画素領域１１０を有する。各画素１１１は、入射光を光電変換する。図１では、簡単のため４行４列に簡略化した画素１１１を示しているが、実際には、さらに多数の行列の画素１１１が設けられる。画素領域１１０の画素１１１は、図１の左側から１列目、２列目、３列目、４列目とし、また、図の下側から１行目、２行目、３行目、４行目と呼称する。

撮像装置１００は、さらに、垂直走査回路１４０を有する。垂直走査回路１４０は、画素１１１の行毎に配置された行選択線１１２に駆動パルス信号を順番に供給する。行選択線１１２に駆動パルス信号が供給されると、それに対応する画素１１１の行に含まれる各画素１１１は、光電変換した電荷をアナログの電圧信号として、各列の垂直出力線１１３に出力する。各列の垂直出力線１１３は、画素１１１の列毎に設けられ、電流源１２５に接続される。電流源１２５は、定電流源であっても良いし、可変電流源であっても良い。本実施形態では、各画素１１１は、画素１１１のリセットレベルの信号であるノイズ信号を出力する処理と、光電変換により発生した電荷に応じた信号にノイズ信号が重畳した画素信号を出力する処理を有する。画素信号からノイズ信号を引いた値が有効な値を表す。

撮像装置１００は、さらに、垂直出力線１１３毎にアナログ信号処理回路２００，２０１及びアナログ／デジタル（Ａ／Ｄ）変換器１３０を有する。アナログ信号処理回路２００及び２０１は、増幅回路１２０を有し、垂直出力線１１３を介して画素１１１から入力されたアナログ信号を増幅して、Ａ／Ｄ変換器１３０へ供給するアナログ信号処理を行っている。

アナログ信号処理回路２００は、第１の信号処理回路であり、画素領域１１０に対して第１の方向（図１の下方向）に配置され、奇数列の画素（第１のグループの画素）１１１の出力信号に対して信号処理する。奇数列の画素１１１は、第１のグループの画素であり、光電変換を行う。アナログ信号処理回路２０１は、第２の信号処理回路であり、画素領域１１０に対して第１の方向とは異なる第２の方向（図１の上方向）に配置され、偶数列の画素（第２のグループの画素）１１１の出力信号に対して信号処理する。偶数列の画素１１１は、第２のグループの画素であり、光電変換を行う。第２の方向（図１の上方向）は、第１の方向（図１の下方向）に対して逆の方向である。アナログ信号処理回路２００は、垂直出力線１１３を介して、奇数列の画素（第１のグループの画素）１１１に接続される。アナログ信号処理回路２０１は、垂直出力線１１３を介して、偶数列の画素（第２のグループの画素）１１１に接続される。これにより、画素１１１のピッチの２倍のピッチでアナログ信号処理回路２００及び２０１をそれぞれ配置することができ、画素１１１のサイズが小さい撮像装置１００を実現できる。Ａ／Ｄ変換器１３０は、アナログ信号処理回路２００又は２０１が出力するアナログ信号をデジタルデータに変換して出力する。

図２は、増幅回路１２０の構成例を示す図である。演算増幅器１２１の非反転入力端子には、サンプルホールド容量１２３が接続されている。サンプルホールド容量１２３は、サンプルホールドスイッチ１２４を介して、電圧ＶＣ０Ｒのノードに接続されている。サンプルホールド容量１２３の他端は、基準電位供給配線２０２又は２０３を介して、基準電位ＡＧＮＤ（図５）の外部接続端子２０６又は２０７に接続されている。具体的には、アナログ信号処理回路２００内の増幅回路１２０では、サンプルホールド容量１２３の他端は、基準電位供給配線２０２を介して、基準電位ＡＧＮＤ（図５）の第１の外部接続端子２０６に接続されている。アナログ信号処理回路２０１内の増幅回路１２０では、サンプルホールド容量１２３の他端は、基準電位供給配線２０３を介して、基準電位ＡＧＮＤ（図５）の第２の外部接続端子２０７に接続されている。一方、演算増幅器１２１の反転入力端子及び出力端子の間には、フィードバック容量ＣＦ及びリセットスイッチ１２２が並列に接続される。また、入力容量Ｃ０は、垂直出力線１１３及び演算増幅器１２１の反転入力端子間に接続される。増幅回路１２０は、垂直出力線１１３の電位変化をゲイン比−（Ｃ０／ＣＦ）で増幅する。その具体的な動作は、後ほどタイミングチャートを用いて説明する。演算増幅器１２１の出力端子は、Ａ／Ｄ変換器１３０に接続される。

まず、図１のアナログ信号処理回路２００について説明する。アナログ信号処理回路２００は、第１の外部接続端子２０６から基準電位ＡＧＮＤ（図５）の供給を受け、奇数列の画素１１１の出力信号を増幅する第１の増幅回路１２０を有する。第１の増幅回路１２０は、第１の演算増幅器１２１を有し、第１の演算増幅器１２１の非反転入力端子は、第１の容量１２３を介して、第１の外部接続端子２０６に接続される。

次に、図１のアナログ信号処理回路２０１について説明する。アナログ信号処理回路２０１は、第２の外部接続端子２０７から電源電圧ＳＶＤＤ（図５）の供給を受け、偶数列の画素１１１の出力信号を増幅する第２の増幅回路１２０を有する。第２の増幅回路１２０は、第２の演算増幅器１２１を有し、第２の演算増幅器１２１の非反転入力端子は、第２の容量１２３を介して、第２の外部接続端子２０７に接続される。

図１において、撮像装置１００は、さらに、ランプ信号生成部１７０及びカウンタ１８０を有する。ランプ信号生成部１７０は、時間と共にレベルが変化するランプ信号Ｖｒａｍｐを生成し、ランプ信号Ｖｒａｍｐをランプ信号線１７１を通じて各Ａ／Ｄ変換器１３０に供給する。カウンタ１８０は、カウントデータ線１８１を通じてカウント値Ｃｎｔを各Ａ／Ｄ変換器１３０に供給する。カウンタ１８０として、例えばグレイカウンタやバイナリカウンタを用いることができる。カウンタ１８０は、アップカウンタでも、ダウンカウンタでもよい。本実施形態では、複数のＡ／Ｄ変換器１３０が、ランプ信号生成部１７０及びカウンタ１８０を共有する例を示すが、Ａ／Ｄ変換器１３０毎にランプ信号生成部１７０及びカウンタ１８０を設けてもよい。

ランプ信号生成部１７０がランプ信号Ｖｒａｍｐのレベル変化を開始すると、カウンタ１８０は、カウント値Ｃｎｔのカウントを開始する。ランプ信号Ｖｒａｍｐは、時間の経過に伴ってレベルが単調に増加する。Ａ／Ｄ変換器１３０は、ランプ信号Ｖｒａｍｐが増幅回路１２０のアナログ出力信号より大きくなると、カウンタ１８０が出力するカウント値Ｃｎｔを保持部に書き込む。保持部に書き込まれたカウント値Ｃｎｔは、デジタルデータであり、デジタル信号線１９１又は１９２に出力される。これにより、Ａ／Ｄ変換器１３０は、増幅回路１２０が出力するアナログ信号をデジタルデータに変換することができる。

撮像装置１００は、さらに、水平走査回路１５０及び信号処理部１９０を有する。水平走査回路１５０は、各列のＡ／Ｄ変換器１３０が出力するデジタルデータを列毎にデジタル信号線１９１及び１９２に順次転送する。デジタル信号線１９１及び１９２に転送されたデジタルデータは、信号処理部１９０に供給される。デジタル信号線１９１には、ノイズ信号を表すデジタルデータが出力される。デジタル信号線１９２には、画素信号を表すデジタルデータが出力される。信号処理部１９０は、デジタル信号線１９２の画素信号を表すデジタルデータから、デジタル信号線１９１のノイズ信号を表すデジタルデータを減算して、有効な画素値を外部に出力する。

撮像装置１００は、さらに、上述の各構成要素にパルス信号を供給して撮像装置１００の動作を制御するタイミング制御部１９５を有する。図１では、タイミング制御部１９５から各構成要素へパルス信号を送信するための信号線を省略している。タイミング制御部１９５から供給されるパルス信号については、後述のタイミングチャートを用いて詳細に説明する。

第１の外部接続端子２０６は、画素領域１１０に対して第１の方向（図１の下方向）に配置され、基準電位供給配線２０２を介して、アナログ信号処理回路２００内の増幅回路１２０に対して基準電位（第１の電位）ＡＧＮＤ（図５）を供給する。第２の外部接続端子２０７は、画素領域１１０に対して第２の方向（図１の上方向）に配置され、基準電位供給配線２０３を介して、アナログ信号処理回路２０１内の増幅回路１２０に対して基準電位（第１の電位）ＡＧＮＤ（図５）を供給する。

第３の外部接続端子２０４は、画素領域１１０に対して第１の方向（図１の下方向）に配置され、配線１１９を介して、奇数列の画素１１１に対して電源電圧（第２の電位）ＳＶＤＤ（図５）を供給する。第４の外部接続端子２０５は、画素領域１１０に対して第２の方向（図１の上方向）に配置され、配線１１９を介して、偶数列の画素１１１に対して電源電圧（第２の電位）ＳＶＤＤ（図５）を供給する。

図３は、画素１１１の構成例を示す回路図であり、画素１１１は、光電変換を行うフォトダイオード１１４及び複数のトランジスタ１１５〜１１８を有する。フォトダイオード１１４は、転送スイッチ１１５を介して、フローティングディフュージョンＦＤに接続され、光に基づく電荷（電子）を生成する光電変換部である。転送スイッチ１１５は、フォトダイオード１１４とフローティングディフュージョンＦＤとの間の接続と非接続とを切り替える。フローティングディフュージョンＦＤは、リセットスイッチ１１６及び配線１１９を介して、電源電圧ＳＶＤＤの外部接続端子２０４又は２０５に接続されるとともに、増幅トランジスタ１１７のゲート電極に接続される。リセットスイッチ１１６は、フローティングディフュージョンＦＤと電源電圧との接続と非接続とを切り替える。増幅トランジスタ１１７の第１主電極は、配線１１９を介して、電源電圧ＳＶＤＤの外部接続端子２０４又は２０５に接続される。増幅トランジスタ１１７の第２主電極は、行選択スイッチ１１８を介して、垂直出力線１１３に接続される。行選択スイッチ１１８は、増幅トランジスタ１１７の第２主電極と垂直出力線１１３との間の接続と非接続とを切り替える。増幅トランジスタ１１７は、フローティングディフュージョンＦＤの電位に基づく出力信号を出力する画素出力部である。行選択スイッチ１１８のゲート電極は、行制御線１１２のうちの１つの行選択線ＰＳＥＬに接続される。リセットスイッチ１１６のゲート電極は、行制御線１１２のうちの１つのリセット線ＰＲＥＳに接続される。また、転送スイッチ１１５のゲート電極は、行制御線１１２のうちの１つの転送線ＰＴＸに接続される。

図４は、撮像装置１００の駆動方法を示すタイミングチャートである。行選択信号ＳＥＬ１は、１行目の画素１１１の行選択線ＰＳＥＬの信号である。行選択信号ＳＥＬ２は、２行目の画素１１１の行選択線ＰＳＥＬの信号である。リセット信号ＲＥＳ１は、１行目の画素１１１のリセット線ＰＲＥＳの信号である。リセット信号ＲＥＳ２は、２行目の画素１１１のリセット線ＰＲＥＳの信号である。転送信号ＴＸ１は、１行目の画素１１１の転送線ＰＴＸの信号である。転送信号ＴＸ２は、２行目の画素１１１の転送線ＰＴＸの信号である。行選択信号ＳＥＬ１、行選択信号ＳＥＬ２、リセット信号ＲＥＳ１、リセット信号ＲＥＳ２、転送信号ＴＸ１、転送信号ＴＸ２はそれぞれ、画素１１１を制御する制御信号である。

まず、時刻ｔ０では、１行目の行選択信号ＳＥＬ１がハイレベルとなり、１行目の行選択スイッチ１１８がオンになり、１行目の増幅トランジスタ１１７が垂直出力線１１３に接続され、ソースフォロワとして動作する。同じく、時刻ｔ０では、１行目のリセット信号ＲＥＳ１がハイレベルとなり、１行目のリセットスイッチ１１６がオンし、１行目のフローティングディフュージョンＦＤは、電源電圧ＳＶＤＤにリセットされる。

時刻ｔ０〜ｔ１において、制御信号ＳＨ＿ＶＣ０Ｒがハイレベルとなり、増幅回路１２０では、サンプルホールドスイッチ１２４がオンし、サンプルホールド容量１２３が電圧ＶＣ０Ｒのノードに接続される。時刻ｔ１において、電圧ＶＣ０Ｒは、サンプルホールド容量１２３にホールドされる。

時刻ｔ１では、１行目のリセット信号ＲＥＳ１がローレベルとなり、１行目のリセットスイッチ１１６がオフになる。その後、１行目では、増幅トランジスタ１１７は、フローティングディフュージョンＦＤがリセットされた電圧に基づき、ノイズ信号を垂直出力線１１３に出力する。このノイズ信号をＮ信号と呼ぶ。Ｎ信号は、増幅回路１２０で増幅された後、Ａ／Ｄ変換器１３０でデジタル信号に変換される。

時刻ｔ１〜ｔ７では、制御信号ＳＨ＿ＶＣ０Ｒがローレベルであり、サンプルホールドスイッチ１２４がオフし、ホールドされた電圧ＶＣ０Ｒにほぼ等しい電圧が基準電位ＡＧＮＤに対し重畳された電圧が、演算増幅器１２１の非反転入力端子に印加される。すなわち、演算増幅器１２１は、時刻ｔ１〜ｔ７の間、基準電位ＡＧＮＤを基準として動作する。

時刻ｔ２〜ｔ３では、制御信号ＰＣ０Ｒがハイレベルになり、増幅回路１２０内のリセットスイッチ１２２がオンとなり、増幅回路１２０は、垂直出力線１１３に入力されているＮ信号をクランプする。時刻ｔ３以降では、増幅回路１２０は、垂直出力線１１３の電位変化を−（Ｃ０／ＣＦ）倍増幅して出力する。

次に、時刻ｔ４〜ｔ５では、１行目の転送信号ＴＸ１がハイレベルとなり、１行目の転送スイッチ１１５がオンになる。これにより、１行目では、フォトダイオード１１４の光電変換信号がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤ上で加算平均される。増幅トランジスタ１１７は、フローティングディフュージョンＦＤの信号に基づき、画素信号を垂直出力線１１３に出力する。この画素信号は、先のＮ信号にフォトダイオード１１４の光電変換信号が重畳されるため、これをＮ＋Ｓ信号と呼ぶ。Ｎ＋Ｓ信号は、Ｎ信号と同様に、増幅回路１２０で増幅された後、Ａ／Ｄ変換器１３０でデジタル信号に変換される。

次に、時刻ｔ６では、１行目の行選択信号ＳＥＬ１がローレベルとなり、１行目の行選択スイッチ１１８がオフになり、１行目の読み出し動作が終了する。引き続き、時刻ｔ７〜ｔ１３において、同様な動作が２行目において、繰り返し行われる。

時刻ｔ７では、２行目の行選択信号ＳＥＬ２がハイレベルとなり、２行目の行選択スイッチ１１８がオンになり、２行目の増幅トランジスタ１１７が垂直出力線１１３に接続され、ソースフォロワとして動作する。同じく、時刻ｔ７では、２行目のリセット信号ＲＥＳ２がハイレベルとなり、２行目のリセットスイッチ１１６がオンし、２行目のフローティングディフュージョンＦＤは、電源電圧ＳＶＤＤにリセットされる。

時刻ｔ７〜ｔ８では、制御信号ＳＨ＿ＶＣ０Ｒがハイレベルとなり、増幅回路１２０では、サンプルホールドスイッチ１２４がオンし、サンプルホールド容量１２３が電圧ＶＣ０Ｒのノードに接続される。時刻ｔ８において、電圧ＶＣ０Ｒは、サンプルホールド容量１２３にホールドされる。

時刻ｔ８では、２行目のリセット信号ＲＥＳ２がローレベルとなり、２行目のリセットスイッチ１１６がオフになる。その後、２行目では、増幅トランジスタ１１７は、フローティングディフュージョンＦＤがリセットされた電圧に基づき、Ｎ信号を垂直出力線１１３に出力する。Ｎ信号は、増幅回路１２０で増幅された後、Ａ／Ｄ変換器１３０でデジタル信号に変換される。

時刻ｔ８以降では、制御信号ＳＨ＿ＶＣ０Ｒがローレベルであり、サンプルホールドスイッチ１２４がオフし、ホールドされた電圧ＶＣ０Ｒにほぼ等しい電圧が基準電位ＡＧＮＤに対し重畳された電圧が、演算増幅器１２１の非反転入力端子に印加される。すなわち、演算増幅器１２１は、時刻ｔ８以降では、基準電位ＡＧＮＤを基準として動作する。

時刻ｔ９〜ｔ１０では、制御信号ＰＣ０Ｒがハイレベルになり、増幅回路１２０内のリセットスイッチ１２２がオンとなり、増幅回路１２０は、垂直出力線１１３に入力されているＮ信号をクランプする。時刻ｔ１０以降では、増幅回路１２０は、垂直出力線１１３の電位変化を−（Ｃ０／ＣＦ）倍増幅して出力する。

次に、時刻ｔ１１〜ｔ１２では、２行目の転送信号ＴＸ２がハイレベルとなり、２行目の転送スイッチ１１５がオンになる。これにより、２行目では、フォトダイオード１１４の光電変換信号がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤ上で加算平均される。増幅トランジスタ１１７は、フローティングディフュージョンＦＤの信号に基づき、Ｎ＋Ｓ信号を垂直出力線１１３に出力する。Ｎ＋Ｓ信号は、Ｎ信号と同様に、増幅回路１２０で増幅された後、Ａ／Ｄ変換器１３０でデジタル信号に変換される。

図５は、本実施形態による撮像装置１００の斜視図であり、撮像装置１００に対する外部磁界の影響を説明するための図である。撮像装置１００は、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）の形式をとっているが、それに限定されるものではない。撮像装置１００は、パッケージで覆われ、パッケージ側接続端子３０２〜３０５及びパッケージのランド３０６〜３０９を有する。

画素領域１１０、アナログ信号処理回路２００、アナログ信号処理回路２０１、第１の外部接続端子１０６、第２の外部接続端子２０７、第３の外部接続端子２０４及び第４の外部接続端子２０５は、同一の半導体基板上に形成されている。すべての画素１１１は、第１ウェルの領域内に形成されている。画素１１１に供給される電源電圧ＳＶＤＤは、第１ウェルに接続されていない。

アナログ信号処理回路２００は、第２の外部接続端子２０７から基準電位ＡＧＮＤの供給を受けず、第１の外部接続端子２０６から基準電位ＡＧＮＤの供給を受ける。アナログ信号処理回路２０１は、第１の外部接続端子２０６から基準電位ＡＧＮＤの供給を受けず、第２の外部接続端子２０７から基準電位ＡＧＮＤの供給を受ける。基準電位ＡＧＮＤは、例えばグランド電位である。

奇数列の画素１１１は、第４の外部接続端子２０５から電源電圧ＳＶＤＤの供給を受けず、第３の外部接続端子２０４から電源電圧ＳＶＤＤの供給を受ける。偶数列の画素１１１は、第３の外部接続端子２０４から電源電圧ＳＶＤＤの供給を受けず、第４の外部接続端子２０５から電源電圧ＳＶＤＤの供給を受ける。

アナログ信号処理回路２００は、画素領域１１０に対して第１の方向（図５の右方向）に配置され、奇数列の画素１１１の信号を入力する。奇数列の画素１１１は、次のような電源供給経路で、電源電圧ＳＶＤＤが供給される。電源電圧ＳＶＤＤは、実装基板上の配線パターンから、ランド３０６、貫通ビア（点線で表現）、パッケージ側接続端子３０２、ボンディングワイヤ３０１、撮像装置１００の第３の外部接続端子２０４、配線１１９を介して、奇数列の画素１１１に供給される。

また、第１の方向に配置されたアナログ信号処理回路２００は、次のような基準電位供給経路で、基準電位ＡＧＮＤが供給される。基準電位ＡＧＮＤは、ランド３０８、貫通ビア（点線で表現）、パッケージ側接続端子３０４、ボンディングワイヤ３１２、撮像装置１００の第１の外部接続端子２０６、配線２０２を介して、アナログ信号処理回路２００に供給される。

デカップリングコンデンサ３１０は、電源電圧ＳＶＤＤがランド３０６に供給される配線パターンと、基準電位ＡＧＮＤがランド３０８に供給される配線パターンとの間に接続される。上記の電源供給経路、基準電位供給経路、垂直出力線１１３及び実装基板上のデカップリングコンデンサ３１０で形成されるループが外部磁界を捕獲しうる。このとき、本実施形態では、電源電圧ＳＶＤＤを供給する第３の外部接続端子２０４と基準電位ＡＧＮＤを供給する第１の外部接続端子２０６は、共に、画素領域１１０に対して第１の方向に位置するため、このループ面積は小さくなっている。したがって、外部磁界によるノイズ混入を少なくし、外部入射磁界によるノイズを低減することができる。

同様に、アナログ信号処理回路２０１は、画素領域１１０に対して第２の方向（図５の左方向）に配置され、偶数列の画素１１１の信号を入力する。偶数列の画素１１１は、次のような電源供給経路で、電源電圧ＳＶＤＤが供給される。ランド３０７はランド３０６に接続され、ランド３０９はランド３０８に接続される。デカップリングコンデンサ３１１は、ランド３０７及び３０９間に接続され、電源電圧ＳＶＤＤが充電される。電源電圧ＳＶＤＤは、ランド３０７、貫通ビア（点線で表現）、パッケージ側接続端子３０２、ボンディングワイヤ３１３、撮像装置１００の第４の外部接続端子２０５、配線１１９を介して、偶数列の画素１１１に供給される。

また、第２の方向に配置されたアナログ信号処理回路２０１は、次のような基準電位供給経路で、基準電位ＡＧＮＤが供給される。基準電位ＡＧＮＤは、ランド３０９、貫通ビア（点線で表現）、パッケージ側接続端子３０５、ボンディングワイヤ３１４、撮像装置１００の第２の外部接続端子２０７、配線２０３を介して、アナログ信号処理回路２０１に供給される。

上記の電源供給経路、基準電位供給経路、垂直出力線１１３及び実装基板上のデカップリングコンデンサ３１１で形成されるループが外部磁界を捕獲しうる。このとき、本実施形態では、電源電圧ＳＶＤＤを供給する第４の外部接続端子２０５と基準電位ＡＧＮＤを供給する第２の外部接続端子２０７は、共に、画素領域１１０に対して第２の方向に位置するため、このループ面積は小さくなっている。したがって、外部磁界によるノイズ混入を少なくし、外部入射磁界によるノイズを低減することができる。

図６は、比較例による撮像装置１００の斜視図であり、撮像装置１００に対する外部磁界の影響を説明するための図である。アナログ信号処理回路２００は、画素領域１１０に対して第１の方向（図６の右方向）に位置し、奇数列の画素１１１の信号を入力する。奇数列の画素１１１には、第１の方向に位置する第３の外部接続端子２０４だけでなく、第２の方向（図６の左方向）に位置する第４の外部接続端子２０５からも電源電圧ＳＶＤＤが供給され、本実施形態の図５の撮像装置１００の特徴を有していない。その結果、図５で説明した経路に加えて、外部磁界を捕獲しうる次のループが形成される。それは、配線１１９、第４の外部接続端子２０５、パッケージ側接続端子３０３、ランド３０７，３０６、デカップリングコンデンサ３１０、ランド３０８、パッケージ側接続端子３０４、第１の外部接続端子２０６、配線２０２、垂直出力線１１３のループである。これにより、大面積のループが形成されてしまい、外部磁界によるノイズが大きくなってしまう。

本実施形態の図５の撮像装置１００は、図６の撮像装置１００に比べ、画素１１１の電源電圧ＳＶＤＤのノードとアナログ信号処理回路２００，２０１の基準電位ＡＧＮＤのノードによって形成されるループの面積を小さくすることができる。これにより、外部磁界によるノイズを低減することができる。特に、画素１１１のピッチが狭く、画素領域１１０に対して、２方向以上にアナログ信号処理回路２００及び２０１を設けた撮像装置１００に対して、効果が大きい。

なお、本実施形態では、各列の画素１１１は１本の垂直出力線１１３に接続されている例を説明した。他の例として、各列の画素１１１に対し、複数本の垂直出力線１１３が配され、各々の垂直出力線１１３にアナログ信号処理回路２００が設けられていても良い。

以下、その具体的な例を説明する。１列の画素１１１において、奇数行の画素１１１に１本の垂直出力線１１３が接続されている。一方、偶数行の画素１１１には、別の１本の垂直出力線１１３が接続されている。奇数行の画素１１１が接続された垂直出力線１１３には、画素領域１１０に対して第１の方向に配置されたアナログ信号処理回路２００が接続されている。一方、偶数行の画素１１１が接続された垂直出力線１１３には、画素領域１１０に対して第２の方向に配置されたアナログ信号処理回路２００が接続されている。従って、１列の画素１１１に対し、奇数行の画素１１１は第１の方向に設けられたアナログ信号処理回路２００に接続され、偶数行の画素１１１は、第２の方向に設けられたアナログ信号処理回路２００に接続される。この奇数行の画素１１１に接続されたアナログ信号処理回路２００は、第１の外部接続端子から基準電位ＡＧＮＤが供給される。一方、偶数行の画素１１１に接続されたアナログ信号処理回路２００は、第２の外部接続端子から基準電位ＡＧＮＤが供給される。このように、１列の画素１１１に対して複数本の垂直出力線１１３が設けられ、複数本の垂直出力線１１３の各々にアナログ信号処理回路２００が設けられている場合においても本実施形態を適用できる。つまり、アナログ信号処理回路２００が画素領域１１０に対して設けられている方向に応じて、第１の外部接続端子と第２の外部接続端子のいずれかから基準電位ＡＧＮＤが供給されれば良い。

なお、本実施形態では、画素１１１の奇数列と偶数列とで異なる外部端子から供給される電圧が、電源電圧ＳＶＤＤである例を説明した。他の電圧の例を説明する。

例えば、特開２０１０−１７８１７３号公報には、画素の転送スイッチに信号を出力する駆動バッファが、画素の行ごとに配されている。この駆動バッファには、ローレベルとハイレベルのそれぞれの電圧が、電源回路から供給されている。このような撮像装置において、１行の画素に対して、信号ＰＴＸ１を出力する２つの駆動バッファを設けるとする。この場合には、本実施形態の撮像装置では、１行の画素１１１に対して、２つの駆動バッファが設けられる。２つの駆動バッファのうちの１つの駆動バッファは、奇数列の画素１１１の転送スイッチ１１５に信号ＴＸ１を出力する。一方、他の１つの駆動バッファは、偶数列の画素１１１の転送スイッチ１１５に信号ＴＸ１を出力する。この奇数列の画素１１１に信号ＴＸ１を出力する駆動バッファにローレベルとハイレベルの電圧を供給する端子を第３の外部接続端子２０４とする。また、偶数列の画素１１１に信号ＴＸ１を出力する駆動バッファにローレベルとハイレベルの電圧を供給する端子を第４の外部接続端子２０５とすることができる。ここでは、画素１１１の転送スイッチ１１５に接続された転送線ＰＴＸについて述べたが、画素１１１に接続されたリセット線ＰＲＥＳ、行選択線ＰＳＥＬについても適用することができる。

（第２の実施形態）
図７は、本発明の第２の実施形態による撮像装置１００の構成例を示す図である。本実施形態の撮像装置１００（図７）は、第１の実施形態の撮像装置１００（図１）に対して、アナログ信号処理回路２００及び２０１が異なる。以下、本実施形態が第１の実施形態と異なる点を説明する。アナログ信号処理回路２００及び２０１は、それぞれ、増幅回路１２０の他にクリップ回路４００を有する。クリップ回路４００は、垂直出力線１１３の電圧をクリップする処理を行う。

図８は、クリップ回路４００の構成例を示す回路図である。クリップ回路４００は、クリップ用トランジスタ４０１を有する。クリップ用トランジスタ４０１のドレインは、配線１１９を介して、電源電圧ＳＶＤＤのノードに接続される。クリップ用トランジスタ４０１のソースは、垂直出力線１１３に接続される。クリップ用トランジスタ４０１のゲートは、配線２２２又は２０３を介して、基準電位ＶＣＬＩＰのノードに接続される。ここで、選択された行の画素１１１内の増幅トランジスタ１１７とクリップ用トランジスタ４０１は、垂直出力線１１３でソースが共通接続されたソースフォロワとして動作する。その結果、画素１１１に飽和光量が入射したとき、垂直出力線１１３の電位は、基準電位ＶＣＬＩＰから、クリップ用トランジスタ４０１のゲート及びソース間電圧を差し引いた電位でクリップされ、それ以下にならないように動作する。もしクリップ回路４００が無く、画素１１１に飽和光量が入射した場合、垂直出力線１１３の電位が下がり過ぎ、電流源１２５の動作に不具合が発生する可能性があるが、クリップ回路４００を用いることで飽和信号を制限できる。

まず、図７のアナログ信号処理回路２００について説明する。アナログ信号処理回路２００は、第１の外部接続端子２１１から基準電位ＶＣＬＩＰ（図１０）の供給を受け、奇数列の画素１１１の出力信号を制限する第１のクリップ回路４００を有する。第１のクリップ回路４００は、第１のトランジスタ４０１を有し、第１のトランジスタ４０１のゲートは、第１の外部接続端子２１１に接続される。

次に、図７のアナログ信号処理回路２０１について説明する。アナログ信号処理回路２０１は、第２の外部接続端子２１０から基準電位ＶＣＬＩＰ（図１０）の供給を受け、偶数列の画素１１１の出力信号を制限する第２のクリップ回路４００を有する。第２のクリップ回路４００は、第２のトランジスタ４０１を有し、第２のトランジスタ４０１のゲートは、第２の外部接続端子２１０に接続される。

図１０は、本実施形態による撮像装置１００の斜視図であり、撮像装置１００に対する外部磁界の影響を説明するための図である。図５と同じ機能を有する部材については、図５で付した符号を図１０でも付している。基準電位ＶＣＬＩＰが、撮像装置１００の外部から、ランド３５０、貫通ビア、パッケージ側接続端子３５５、ボンディングワイヤ３６２を介して、第１の外部接続端子２１１に接続されている。また、基準電位ＶＣＬＩＰが、撮像装置１００の外部から、ランド３５１、貫通ビア、パッケージ側接続端子３６１、ボンディングワイヤ３５６を介して、第２の外部接続端子２１０に接続されている。デカップリングコンデンサ３８０は、電源電圧ＳＶＤＤがランド３０６に供給される配線パターンと、基準電位ＶＣＬＩＰがランド３５０に供給される配線パターンとの間に接続される。デカップリングコンデンサ３８１は、ランド３０７及び３５１間に接続され、電源電圧ＳＶＤＤと基準電位ＶＣＬＩＰとの電位差が充電される。

先に説明したように、図６の撮像装置１００では、基準電位ＶＣＬＩＰのノードと電源電圧ＳＶＤＤのノードとで構成される磁界を捕獲する大きなループが形成される。このため、磁界によるノイズは、飽和信号の変動として観測され、垂直出力線１１３の電位が低くなりすぎた場合は、電流源１２５の動作不良を引き起こす可能性がある。逆に、垂直出力線１１３の電位が高くなりすぎた場合は、飽和信号が低下し、ダイナミックレンジが低下する不具合が起こる可能性がある。それに対し、第２の実施形態の撮像装置１００によれば、図５のように、基準電位ＶＣＬＩＰのノードと電源電圧ＳＶＤＤのノードとで構成される磁界を捕獲するループの面積が小さくなるため、磁界による飽和信号の変動を低減でき、良好な光電変換信号が得られる。

（第３の実施形態）
図１１は、本発明の第３の実施形態による撮像装置１００の構成例を示す図である。本実施形態の撮像装置１００（図１１）は、第１の実施形態の撮像装置１００（図１）に対して、行選択線１１２の代わりに行選択線５００及び５０１を設け、外部接続端子５０２及び５０３を追加したものである。行選択線５００及び５０１は、それぞれ、図３の行選択線１１２と同様に、リセット線ＰＲＥＳ、転送線ＰＴＸ及び行選択線ＰＳＥＬを含む。外部接続端子５０２は、配線５０４を介して、垂直走査回路１４０に接続される。外部接続端子５０３は、配線５０５を介して、垂直走査回路１４０に接続される。以下、本実施形態が第１の実施形態と異なる点を説明する。

各行の画素１１１は、奇数列の画素（第１のグループの画素）１１１及び偶数列の画素（第２のグループの画素）１１１を有する。行選択線５００は、奇数列の画素（第１のグループの画素）１１１に接続される。奇数列の画素１１１は、垂直出力線１１３を介して、第１の方向（図１１の下方向）の増幅回路１２０に接続される。行選択線５０１は、偶数列の画素（第２のグループの画素）１１１に接続される。偶数列の画素１１１は、垂直出力線１１３を介して、第２の方向（図１１の上方向）の増幅回路１２０に接続される。

外部接続端子５０２は、画素領域１１０に対して第１の方向（図１１の下方向）に配置される。外部接続端子５０３は、画素領域１１０に対して第２の方向（図１１の上方向）に配置される。外部接続端子５０２及び５０３には、行選択線５００及び５０１に供給されるローレベル電源電圧（第２の電位）ＶＲＥＳＬ（図１４）が供給される。ローレベル電源電圧ＶＲＥＳＬは、第１の実施形態における電源電圧ＳＶＤＤ（図５）と同様に、実装基板上で電気的に接続されたランドを介して、外部接続端子５０２及び５０３に供給されている。本実施形態の特徴として、外部接続端子５０２は、アナログ信号処理回路２００に近い側の端子であり、外部接続端子５０３は、アナログ信号処理回路２０１に近い側の端子である。

図１２は、図１１の垂直走査回路１４０の構成例を示す図である。行選択線５００及び５０１は、それぞれ、図３の行選択線１１２と同様に、リセット線ＰＲＥＳ、転送線ＰＴＸ及び行選択線ＰＳＥＬを含むが、ここでは代表してリセット線ＰＲＥＳの構成例を示す。他の転送線ＰＴＸ及び行選択線ＰＳＥＬも同様である。第１の論理積回路（第１の駆動バッファ）ＡＮＤ１及び第２の論理積回路（第２の駆動バッファ）ＡＮＤ２は、それぞれ、各行に対応して設けられる。

垂直走査回路１４０は、複数の行選択線５００及び５０１をそれぞれ順次シフトするため、フリップフロップＦＦ１〜ＦＦ４によって構成されるシフトレジスタを有する。フリップフロップＦＦ１は、クロック信号φＶＣＫをクロック端子ＣＫに入力し、信号φＶＳＴを入力端子Ｄに入力し、出力信号を出力端子Ｑから出力する。フリップフロップＦＦ２は、クロック信号φＶＣＫをクロック端子ＣＫに入力し、フリップフロップＦＦ１の出力信号を入力端子Ｄに入力し、出力信号を出力端子Ｑから出力する。フリップフロップＦＦ３は、クロック信号φＶＣＫをクロック端子ＣＫに入力し、フリップフロップＦＦ２の出力信号を入力端子Ｄに入力し、出力信号を出力端子Ｑから出力する。フリップフロップＦＦ４は、クロック信号φＶＣＫをクロック端子ＣＫに入力し、フリップフロップＦＦ３の出力信号を入力端子Ｄに入力し、出力信号を出力端子Ｑから出力する。

各行の論理積回路ＡＮＤ１は、外部から与えられるリセットパルスφＲＥＳと各行のフリップフロップＦＦ１〜ＦＦ４の出力信号との論理積信号を行選択線５００に出力する。各行の論理積回路ＡＮＤ２は、外部から与えられるリセットパルスφＲＥＳと各行のフリップフロップＦＦ１〜ＦＦ４の出力信号との論理積信号を行選択線５０１に出力する。

これによって、シフトレジスタによって選択されている行選択線５００及び５０１（リセット線ＰＲＥＳ）の行の画素１１１のみ、ある１水平期間内でリセットされる。なお、ここでは、任意の１行ないし複数行の選択を、順序回路であるシフトレジスタによって制御する構成で示しているが、垂直走査回路１４０の構成はこの限りではなく、例えばデコーダ回路で構成されていても構わない。

論理積回路ＡＮＤ１及びＡＮＤ２は、ハイレベル電源電圧ＶＲＥＳＨの供給を受ける。また、論理積回路ＡＮＤ１は、配線５０４を介して、外部接続端子５０２からローレベル電源電圧ＶＲＥＳＬの供給を受ける。論理積回路ＡＮＤ２は、配線５０５を介して、外部接続端子５０３からローレベル電源電圧ＶＲＥＳＬの供給を受ける。論理積回路ＡＮＤ１及びＡＮＤ２は、それぞれ、入力信号の論理状態に応じて、ハイレベル電源電圧ＶＲＥＳＨ又はローレベル電源電圧ＶＲＥＳＬを出力する。また、図４で説明したように、画素１１１の信号を読み出している期間においては、リセット線ＰＲＥＳはローレベルを出力している。つまり、リセット線ＰＲＥＳは、ローレベル電源電圧ＶＲＥＳＬになっている。

ここで、論理積回路ＡＮＤ１の出力信号のローレベルは、配線５０４を経由して外部接続端子５０２から供給されるローレベル電源電圧ＶＲＥＳＬである。また、論理積回路ＡＮＤ２の出力信号のローレベルは、配線５０５を経由して外部接続端子５０３から供給されるローレベル電源電圧ＶＲＥＳＬである。

つまり、画素１１１の信号を読み出している期間では、行選択線５０１には配線５０５を経由して外部接続端子５０３から供給されるローレベル電源電圧ＶＲＥＳＬが供給される。また、行選択線５００には、配線５０４を経由して外部接続端子５０２から供給されるローレベル電源電圧ＶＲＥＳＬが供給される。行選択線５０１は、偶数列の画素（第２のグループの画素）１１１に接続される。行選択線５００は、奇数列の画素（第１のグループの画素）１１１に接続される。

ところで、第１の実施形態で示した図３の画素１１１の回路図におけるフローティングディフュージョンＦＤには、実際には、配線との寄生容量が存在する。その寄生容量Ｃｐを示したものが図１３である。行選択線５００及び５０１のリセット線ＰＲＥＳは、それぞれ、寄生容量Ｃｐを介して、フローティングディフュージョンＦＤに接続される。これにより、垂直走査回路に供給されるローレベル電源電圧ＶＲＥＳＬの供給配線と、アナログ信号処理回路２００，２０１に供給される基準電位ＡＧＮＤの供給配線とを含む閉ループが形成される。

図１４に、この閉ループを含む撮像装置１００の斜視図を示す。以下、本実施形態の撮像装置１００の斜視図（図１４）が、第１の実施形態の撮像装置１００の斜視図（図５）に対して異なる点を説明する。図１４は、図５に対して、パッケージ側接続端子５１２，５１３、パッケージのランド５０８，５０９及びデカップリングコンデンサ５０６，５０７が追加されている。デカップリングコンデンサ５０６及び５０７は、基準電位ＡＧＮＤとローレベル電源電圧ＶＲＥＳＬ間のデカップリングコンデンサである。デカップリングコンデンサ５０６は、ランド３０８及び５０８間に接続される。デカップリングコンデンサ５０７は、ランド３０９及び５０９間に接続される。

ローレベル電源電圧ＶＲＥＳＬは、ランド５０８に供給される。ランド５０８は、貫通ビア（点線で表現）を介して、パッケージ側接続端子５１２に接続される。パッケージ側接続端子５１２は、ボンディングワイヤ５１０を介して、外部接続端子５０２に接続される。ランド５０９は、ランド５０８に接続される。また、ランド５０９は、貫通ビア（点線で表現）を介して、パッケージ側接続端子５１３に接続される。パッケージ側接続端子５１３は、ボンディングワイヤ５１１を介して、外部接続端子５０３に接続される。

なお、図１４では、図５の電源電圧ＳＶＤＤの供給ラインであるランド３０６，３０７、貫通ビア（点線で表現）、パッケージ側接続端子３０２，３０３、ボンディングワイヤ３０１，３１３、外部接続端子２０４，２０５、配線１１９も図５と同様に有する。

このような構成において、第１の方向に配置されたアナログ信号処理回路２００を含む太線の閉ループは以下のようになる。ループは、基準電位ＡＧＮＤをスタートとして、デカップリングコンデンサ５０６、ローレベル電源電圧ＶＲＥＳＬの配線、ランド５０８、貫通ビア（点線で表現）、パッケージ側接続端子５１２、ボンディングワイヤ５１０、外部接続端子５０２に進む。続いて、配線５０４（垂直走査回路１４０内も含む）、行選択線５００（垂直走査回路１４０内も含む）、画素１１１、寄生容量Ｃｐ、フローティングディフュージョンＦＤ、垂直出力線１１３、アナログ信号処理回路２００にループが進む。続いて、配線２０２、外部接続端子２０６、ボンディングワイヤ３０１、パッケージ側接続端子３０４、貫通ビア（点線で表現）、ランド３０８にループが進み、閉ループになる。

また、第２の方向に配置されたアナログ信号処理回路２０１の閉ループは以下のようになる。ループは、基準電位ＡＧＮＤをスタートとして、デカップリングコンデンサ５０７、ランド５０９、貫通ビア（点線で表現）、パッケージ側接続端子５１３、ボンディングワイヤ５１１、外部接続端子５０３に進む。続いて、配線５０５（垂直走査回路１４０内も含む）、行選択線５０１（垂直走査回路１４０内も含む）、画素１１１、寄生容量Ｃｐ、フローティングディフュージョンＦＤ、垂直出力線１１３、アナログ信号処理回路２０１にループが進む。続いて、配線２０３、外部接続端子２０７、ボンディングワイヤ３１４、パッケージ側接続端子３０５、貫通ビア（点線で表現）、ランド３０９にループが進み、閉ループになる。

上記の閉ループに捕獲された外部磁界がノイズとして観測される。本実施形態では、ローレベル電源電圧ＶＲＥＳＬが供給される外部接続端子５０２は、基準電位ＡＧＮＤを供給する外部接続端子２０６と同じ図１４の右側に設けられる。また、ローレベル電源電圧ＶＲＥＳＬが供給される外部接続端子５０３は、基準電位ＡＧＮＤを供給する外部接続端子２０７と同じ図１４の左側に設けられる。これにより、本実施形態は、第１の実施形態と同様に、図６と同様の閉ループの場合に比べ、閉ループ面積が小さくなり、外部磁界によるノイズ混入が少なくなり、外部入射磁界によるノイズを低減することができる。

なお、図１２におけるハイレベル電源電圧ＶＲＥＳＨに関しては、外部接続端子を分離する工夫がされていない。これは、画素１１１の信号を読み出すタイミングでは、画素１１１のリセット動作を行うことはなく、リセット線ＰＲＥＳにはローレベルが出力されているので、ハイレベル電源電圧ＶＲＥＳＨが信号読み出し時にループを形成することがないからである。もし画素１１１のトランジスタの論理が正負逆で、非リセット状態時にリセット線ＰＲＥＳにハイレベルが出力されているのであれば、ハイレベル電源電圧ＶＲＥＳＨの外部接続端子及び配線を別にする必要がある。

また、転送線ＰＴＸ及び行選択線ＰＳＥＬなどの他の画素１１１を駆動する制御線についても、その論理の正負を考慮し、画素１１１の信号読み出し時に使用している電源電圧に対して、上記で説明したローレベル電源電圧ＶＲＥＳＬと同様の対策を実施できる。これにより、同様の効果を得ることができる。

（第４の実施形態）
本発明の第４の実施形態による撮像装置１００は、図１１と同じ構成を有し、第３の実施形態の撮像装置１００に対し、垂直走査回路１４０の内部構成が異なる。以下、本実施形態が第３の実施形態と異なる垂直走査回路１４０の内部構成について説明する。

図１５は、本発明の第４の実施形態による垂直走査回路１４０の構成例を示す図である。図１５の垂直走査回路１４０は、図１２の垂直走査回路１４０に対して、スイッチＳＷ１〜ＳＷ４を追加したものである。スイッチＳＷ１〜ＳＷ４は、配線５０４及び５０５の間に直列に接続され、負論理で動作する。以下、図１５の垂直走査回路１４０が図１２の垂直走査回路１４０と異なる点を説明する。

例えば、フリップフロップＦＦ１の出力端子Ｑの信号がハイレベルになり、フリップフロップＦＦ２〜ＦＦ４の出力端子Ｑの信号がローレベルになると、１行目が選択されている状態になる。その場合、スイッチＳＷ１はオフ状態であり、スイッチＳＷ２〜ＳＷ４はオン状態である。そのため、配線５０４及び５０５間の接続は、スイッチＳＷ１の箇所で切断される。１行目の論理積回路ＡＮＤ１は、配線５０４からローレベル電源電圧ＶＲＥＳＬの供給を受け、１行目の論理積回路ＡＮＤ２は、配線５０５からローレベル電源電圧ＶＲＥＳＬの供給を受ける。

続いて、クロック信号φＶＣＫにより選択行が１行シフトし、フリップフロップＦＦ２の出力端子Ｑがハイレベルになり、フリップフロップＦＦ１，ＦＦ３，ＦＦ４の出力端子Ｑがローレベルになると、２行目が選択されている状態になる。その場合、スイッチＳＷ２はオフ状態であり、スイッチＳＷ１，ＳＷ３，ＳＷ４はオン状態である。そのため、配線５０４及び５０５間の接続は、スイッチＳＷ２の箇所で切断される。２行目の論理積回路ＡＮＤ１は、配線５０４からローレベル電源電圧ＶＲＥＳＬの供給を受け、２行目の論理積回路ＡＮＤ２は、配線５０５からローレベル電源電圧ＶＲＥＳＬの供給を受ける。

続いて、クロック信号φＶＣＫにより選択行が１行シフトし、フリップフロップＦＦ３の出力端子Ｑがハイレベルになり、フリップフロップＦＦ１，ＦＦ２，ＦＦ４の出力端子Ｑがローレベルになると、３行目が選択されている状態になる。その場合、スイッチＳＷ３はオフ状態であり、スイッチＳＷ１，ＳＷ２，ＳＷ４はオン状態である。そのため、配線５０４及び５０５間の接続は、スイッチＳＷ３の箇所で切断される。３行目の論理積回路ＡＮＤ１は、配線５０４からローレベル電源電圧ＶＲＥＳＬの供給を受け、３行目の論理積回路ＡＮＤ２は、配線５０５からローレベル電源電圧ＶＲＥＳＬの供給を受ける。

続いて、クロック信号φＶＣＫにより選択行が１行シフトし、フリップフロップＦＦ４の出力端子Ｑがハイレベルになり、フリップフロップＦＦ１〜ＦＦ３の出力端子Ｑがローレベルになると、４行目が選択されている状態になる。その場合、スイッチＳＷ４はオフ状態であり、スイッチＳＷ１〜ＳＷ３はオン状態である。そのため、配線５０４及び５０５間の接続は、スイッチＳＷ４の箇所で切断される。４行目の論理積回路ＡＮＤ１は、配線５０４からローレベル電源電圧ＶＲＥＳＬの供給を受け、４行目の論理積回路ＡＮＤ２は、配線５０５からローレベル電源電圧ＶＲＥＳＬの供給を受ける。

このような動作をすると、選択されている行のスイッチＳＷがオフし、配線５０４及び５０５間の接続が切断される。そのため、選択されている行の論理積回路ＡＮＤ１のローレベル電源電圧ＶＲＥＳＬは、配線５０４を経由して外部接続端子５０２から供給されるローレベル電源電圧ＶＲＥＳＬである。また、選択されている行の論理積回路ＡＮＤ２のローレベル電源電圧ＶＲＥＳＬは、配線５０５を経由して外部接続端子５０３から供給されるローレベル電源電圧ＶＲＥＳＬである。

複数のスイッチＳＷ１〜ＳＷ４は、各行に対応して設けられ、外部接続端子５０２及び外部接続端子５０３間に接続される。上記のように、複数のスイッチＳＷ１〜ＳＷ４は、選択された１つの行のスイッチがオフし、その他のスイッチがオンする。その選択された１つの行において、論理積回路ＡＮＤ１は、外部接続端子５０３からローレベル電源電圧ＶＲＥＳＬの供給を受けず、外部接続端子５０２からローレベル電源電圧ＶＲＥＳＬの供給を受ける。また、論理積回路ＡＮＤ２は、外部接続端子５０２からローレベル電源電圧ＶＲＥＳＬの供給を受けず、外部接続端子５０３からローレベル電源電圧ＶＲＥＳＬの供給を受ける。

本実施形態は、第３の実施形態と同じ経路で、選択されている行の論理積回路ＡＮＤ１及びＡＮＤ２がそれぞれ配線５０４及び５０５からローレベル電源電圧ＶＲＥＳＬの供給を受ける。したがって、本実施形態でも、第３の実施形態（図１４）と同様に、閉ループの面積を小さくできるので、外部磁界によるノイズ混入を少なくし、外部入射磁界によるノイズを低減することができる。

（第５の実施形態）
図１６は、本発明の第５の実施形態による垂直走査回路１４０の構成例を示す図である。本実施形態の垂直走査回路１４０（図１６）は、第３の実施形態の垂直走査回路１４０（図１２）に対して、各行の増幅回路ＡＰ１及びＡＰ２を追加したものである。以下、本実施形態が第３の実施形態と異なる点を説明する。

各行の第１の増幅回路ＡＰ１は、配線５０４を経由して外部接続端子５０２から供給されるローレベル電源電圧ＶＲＥＳＬに重畳する交流ノイズ成分を増幅し、各行の論理積回路ＡＮＤ１に出力する。各行の第２の増幅回路ＡＰ２は、配線５０５を経由して外部接続端子５０３から供給されるローレベル電源電圧ＶＲＥＳＬに重畳する交流ノイズ成分を増幅し、各行の論理積回路ＡＮＤ２に出力する。増幅回路ＡＰ１及びＡＰ２は、ローレベル電源電圧ＶＲＥＳＬの直流（ＤＣ）電圧レベルを維持しつつ、外部磁界によるノイズの交流（ＡＣ）成分の振幅増幅と位相調整がなされるように回路定数の設計がなされている。増幅回路ＡＰ１及びＡＰ２が交流成分の振幅及び位相を調整することにより、他の外部磁気ノイズの伝搬経路の成分を相殺するためのノイズを、行選択線５００又は５０１の電位に重畳させることが可能である。これにより、撮像装置１００全体として、外部磁気ノイズが相殺され、外部磁気ノイズの影響を低減することができる。

例えば、第１の実施形態では、電源電圧ＳＶＤＤのループに混入するノイズ成分を低減することができる。第３〜第５の実施形態では、ローレベル電源電圧ＶＲＥＳＬのループに混入するノイズ成分を低減することができる。両者を組み合わせることにより、両者のループに混入するノイズ成分を低減することができる。さらに、本実施形態によれば、増幅回路ＡＰ１及びＡＰ２は、ローレベル電源電圧ＶＲＥＳＬのループに混入するノイズ成分の振幅を電源電圧ＳＶＤＤのループに混入するノイズ成分の振幅と同じにする。そして、増幅回路ＡＰ１及びＡＰ２は、ローレベル電源電圧ＶＲＥＳＬのループに混入するノイズ成分の位相を電源電圧ＳＶＤＤのループに混入するノイズ成分の位相に対して１８０度ずらす。これにより、ローレベル電源電圧ＶＲＥＳＬのループに混入するノイズ成分と電源電圧ＳＶＤＤのループに混入するノイズ成分を相殺させることができる。このように、各ループに混入するノイズ成分同士を相殺するように、増幅回路ＡＰ１及びＡＰ２が振幅及び位相を調整することにより、撮像装置１００全体として外部磁気ノイズの影響を低減することができる。

増幅回路ＡＰ１は、外部接続端子５０２のローレベル電源電圧ＶＲＥＳＬの交流成分の振幅及び位相の少なくともいずれかを調整して論理積回路ＡＮＤ１に出力する。増幅回路ＡＰ２は、外部接続端子５０３のローレベル電源電圧ＶＲＥＳＬの交流成分の振幅及び位相の少なくともいずれかを調整して論理積回路ＡＮＤ２に出力する。増幅回路ＡＰ１及びＡＰ２は、外部接続端子２０４により形成される電源電圧ＳＶＤＤのループ及び外部接続端子２０５により形成される電源電圧ＳＶＤＤのループに混入するノイズを相殺するように、上記交流成分の振幅及び位相の少なくともいずれかを調整する。

なお、第４の実施形態の垂直走査回路１４０（図１５）に対しても、本実施形態と同様に、増幅回路ＡＰ１及びＡＰ２を追加することができる。また、本実施形態においては、増幅回路ＡＰ１及びＡＰ２は、各行に設ける例を示したが、外部磁気ノイズの影響が許容し得る範囲で増幅回路ＡＰ１及びＡＰ２を複数行で共有するようにしてもよい。増幅回路ＡＰ１及びＡＰ２は、通常使われている標準的な増幅回路を用いることができる。

（第６の実施形態）
上記の第１〜第５の実施形態で述べた撮像装置１００は、種々の撮像システムに適用可能である。撮像システムの一例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラなどがあげられる。図９に、撮像システムの一例としてデジタルスチルカメラに本発明の第１〜第５の実施形態のいずれかの撮像装置１００を適用した撮像システムの図を示す。

図９に例示した撮像システムは、撮像装置１５４、レンズ１５２の保護のためのバリア１５１、被写体の光学像を撮像装置１５４に結像させるレンズ１５２及びレンズ１５２を通過する光量を可変にするための絞り１５３を有する。撮像装置１５４は、第１〜第５の実施形態のいずれかの撮像装置１００に対応する。レンズ１５２及び絞り１５３は、撮像装置１５４に光を集光する光学系である。また、図９に例示した撮像システムは、撮像装置１５４より出力される出力信号の処理を行う出力信号処理部１５５を有する。

出力信号処理部１５５は、必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。図９に例示した撮像システムは、さらに、画像データを一時的に記憶するためのバッファメモリ部１５６、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１５７を有する。さらに、撮像システムは、画像データの記録又は読み出しを行うための半導体メモリ等の記録媒体１５９、記録媒体１５９に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１５８を有する。なお、記録媒体１５９は、撮像システムに内蔵されていてもよく、着脱可能であってもよい。

さらに、撮像システムは、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１５１０、撮像装置１５４と出力信号処理部１５５に各種タイミング信号を出力するタイミング発生部１５１１を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システムは、少なくとも撮像装置１５４と、撮像装置１５４から出力された出力信号を処理する出力信号処理部１５５とを有すればよい。以上のように、本実施形態の撮像システムは、撮像装置１５４を適用して撮像動作を行うことが可能である。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１１０：画素領域、１１１：画素、１１９：画素電源供給配線、２００：アナログ信号処理回路、２０１：アナログ信号処理回路、２０２：基準電位供給配線、２０３：基準電位供給配線、２０４：第３の外部接続端子、２０５：第４の外部接続端子、２０６：第１の外部接続端子、２０７：第２の外部接続端子

Claims (16)

1. 光電変換を行う第１のグループの画素及び光電変換を行う第２のグループの画素を含む画素領域と、
   前記画素領域に対して第１の方向に配置され、前記第１のグループの画素の出力信号に対して信号処理する第１の信号処理回路と、
   前記画素領域に対して前記第１の方向とは異なる第２の方向に配置され、前記第２のグループの画素の出力信号に対して信号処理する第２の信号処理回路と、
   前記画素領域に対して前記第１の方向に配置され、前記第１の信号処理回路に対して第１の電位を供給する第１の外部接続端子と、
   前記画素領域に対して前記第２の方向に配置され、前記第２の信号処理回路に対して前記第１の電位を供給する第２の外部接続端子と、
   前記画素領域に対して前記第１の方向に配置され、前記第１のグループの画素に対して第２の電位を供給する第３の外部接続端子と、
   前記画素領域に対して前記第２の方向に配置され、前記第２のグループの画素に対して前記第２の電位を供給する第４の外部接続端子とを有し、
   前記第１の信号処理回路は、前記第２の外部接続端子から前記第１の電位の供給を受けず、前記第１の外部接続端子から前記第１の電位の供給を受け、
   前記第２の信号処理回路は、前記第１の外部接続端子から前記第１の電位の供給を受けず、前記第２の外部接続端子から前記第１の電位の供給を受け、
   前記第１のグループの画素は、前記第４の外部接続端子から前記第２の電位の供給を受けず、前記第３の外部接続端子から前記第２の電位の供給を受け、
   前記第２のグループの画素は、前記第３の外部接続端子から前記第２の電位の供給を受けず、前記第４の外部接続端子から前記第２の電位の供給を受けることを特徴とする撮像装置。
2. 前記第１の電位は基準電位であり、前記第２の電位は電源電圧であることを特徴とする請求項１記載の撮像装置。
3. 前記第１の信号処理回路は、前記第１の外部接続端子から前記第１の電位の供給を受け、前記第１のグループの画素の出力信号を増幅する第１の増幅回路を有し、
   前記第２の信号処理回路は、前記第２の外部接続端子から前記第１の電位の供給を受け、前記第２のグループの画素の出力信号を増幅する第２の増幅回路を有することを特徴とする請求項１又は２記載の撮像装置。
4. 前記第１の増幅回路は、第１の演算増幅器を有し、
   前記第２の増幅回路は、第２の演算増幅器を有し、
   前記第１の演算増幅器の非反転入力端子は、第１の容量を介して、前記第１の外部接続端子に接続され、
   前記第２の演算増幅器の非反転入力端子は、第２の容量を介して、前記第２の外部接続端子に接続されることを特徴とする請求項３記載の撮像装置。
5. 前記第１の信号処理回路は、前記第１の外部接続端子から前記第１の電位の供給を受け、前記第１のグループの画素の出力信号を制限する第１のクリップ回路を有し、
   前記第２の信号処理回路は、前記第２の外部接続端子から前記第１の電位の供給を受け、前記第２のグループの画素の出力信号を制限する第２のクリップ回路を有することを特徴とする請求項１〜４のいずれか１項に記載の撮像装置。
6. 前記第１のクリップ回路は、第１のトランジスタを有し、
   前記第２のクリップ回路は、第２のトランジスタを有し、
   前記第１のトランジスタのゲートは、前記第１の外部接続端子に接続され、
   前記第２のトランジスタのゲートは、前記第２の外部接続端子に接続されることを特徴とする請求項５記載の撮像装置。
7. 前記画素領域、前記第１の信号処理回路、前記第２の信号処理回路、前記第１の外部接続端子、前記第２の外部接続端子、前記第３の外部接続端子及び前記第４の外部接続端子は、同一の半導体基板上に形成されていることを特徴とする請求項１〜６のいずれか１項に記載の撮像装置。
8. 光電変換を行う第１のグループの画素及び光電変換を行う第２のグループの画素を含む画素領域と、
   前記画素領域に対して第１の方向に配置され、前記第１のグループの画素の出力信号に対して信号処理する第１の信号処理回路と、
   前記画素領域に対して前記第１の方向とは異なる第２の方向に配置され、前記第２のグループの画素の出力信号に対して信号処理する第２の信号処理回路と、
   前記画素領域に対して前記第１の方向に配置され、前記第１の信号処理回路に対して第１の電位を供給する第１の外部接続端子と、
   前記画素領域に対して前記第２の方向に配置され、前記第２の信号処理回路に対して前記第１の電位を供給する第２の外部接続端子と、
   前記画素領域に対して前記第１の方向に配置され、前記第１のグループの画素に対して第２の電位を供給する第３の外部接続端子と、
   前記画素領域に対して前記第２の方向に配置され、前記第２のグループの画素に対して前記第２の電位を供給する第４の外部接続端子と、
   前記第１のグループの画素に制御信号を出力する第１の駆動バッファと、
   前記第２のグループの画素に制御信号を出力する第２の駆動バッファとを有し、
   前記第１の信号処理回路は、前記第２の外部接続端子から前記第１の電位の供給を受けず、前記第１の外部接続端子から前記第１の電位の供給を受け、
   前記第２の信号処理回路は、前記第１の外部接続端子から前記第１の電位の供給を受けず、前記第２の外部接続端子から前記第１の電位の供給を受け、
   前記第１の駆動バッファは、前記第４の外部接続端子から前記第２の電位の供給を受けず、前記第３の外部接続端子から前記第２の電位の供給を受け、
   前記第２の駆動バッファは、前記第３の外部接続端子から前記第２の電位の供給を受けず、前記第４の外部接続端子から前記第２の電位の供給を受けることを特徴とする撮像装置。
9. 前記第１のグループの画素と前記第２のグループの画素の各々は、光に基づく電荷を生成する光電変換部と、前記出力信号を出力する画素出力部と、前記光電変換部と前記画素出力部との間の接続と非接続とを切り替える転送スイッチとを有し、
   前記第１の駆動バッファと前記第２の駆動バッファの各々が出力する前記制御信号が、前記転送スイッチの接続と非接続とを制御する信号であることを特徴とする請求項８記載の撮像装置。
10. 前記第１のグループの画素と前記第２のグループの画素の各々は、光に基づく電荷を生成する光電変換部と、前記電荷が前記光電変換部から入力されるフローティングディフュージョンと、前記フローティングディフュージョンの電位に基づいて前記出力信号を出力する画素出力部と、前記フローティングディフュージョンと電源電圧との接続と非接続とを切り替えるリセットスイッチとを有し、
    前記第１の駆動バッファと前記第２の駆動バッファの各々が出力する前記制御信号が、前記リセットスイッチの接続と非接続とを制御する信号であることを特徴とする請求項８記載の撮像装置。
11. 前記撮像装置は、前記第１のグループの画素の前記出力信号を前記第１の信号処理回路に出力する第１の垂直出力線と、前記第２のグループの画素の前記出力信号を前記第２の信号処理回路に出力する第２の垂直出力線とを有し、
    前記第１のグループの画素と前記第２のグループの画素の各々は、光に基づく電荷を生成する光電変換部と、前記出力信号を出力する画素出力部と、選択スイッチとを有し、
    前記第１のグループの画素の前記選択スイッチは、前記第１のグループの画素の前記画素出力部と、前記第１の垂直出力線との間の接続と非接続とを切り替え、
    前記第２のグループの画素の前記選択スイッチは、前記第２のグループの画素の前記画素出力部と、前記第２の垂直出力線との間の接続と非接続とを切り替え、
    前記第１の駆動バッファと前記第２の駆動バッファの各々が出力する前記制御信号が、前記選択スイッチの接続と非接続とを制御する信号であることを特徴とする請求項８記載の撮像装置。
12. 前記画素領域は、行列状に配置される複数の前記画素を有し、
    各行の前記画素は、前記第１のグループの画素及び前記第２のグループの画素を有し、
    前記第１の駆動バッファ及び前記第２の駆動バッファは、それぞれ、前記各行に対応して設けられ、
    さらに、前記各行に対応して設けられ、前記第３の外部接続端子及び前記第４の外部接続端子間に接続される複数のスイッチを有し、
    前記複数のスイッチは、選択された１つの行のスイッチがオフし、その他のスイッチがオンし、
    前記選択された１つの行において、前記第１の駆動バッファは、前記第３の外部接続端子から前記第２の電位の供給を受け、前記第２の駆動バッファは、前記第４の外部接続端子から前記第２の電位の供給を受けることを特徴とする請求項８記載の撮像装置。
13. さらに、前記第３の外部接続端子の前記第２の電位の交流成分の振幅及び位相の少なくともいずれかを調整して前記第１の駆動バッファに出力する第１の増幅回路と、
    前記第４の外部接続端子の前記第２の電位の交流成分の振幅及び位相の少なくともいずれかを調整して前記第２の駆動バッファに出力する第２の増幅回路とを有することを特徴とする請求項８記載の撮像装置。
14. さらに、前記画素領域に対して前記第１の方向に配置され、前記第１のグループの画素に対して第３の電位を供給する第５の外部接続端子と、
    前記画素領域に対して前記第２の方向に配置され、前記第２のグループの画素に対して前記第３の電位を供給する第６の外部接続端子とを有し、
    前記第１のグループの画素は、前記第６の外部接続端子から前記第３の電位の供給を受けず、前記第５の外部接続端子から前記第３の電位の供給を受け、
    前記第２のグループの画素は、前記第５の外部接続端子から前記第３の電位の供給を受けず、前記第６の外部接続端子から前記第３の電位の供給を受け、
    前記第１の増幅回路及び前記第２の増幅回路は、前記第５の外部接続端子により形成されるループ及び前記第６の外部接続端子により形成されるループに混入するノイズを相殺するように、前記交流成分の振幅及び位相の少なくともいずれかを調整することを特徴とする請求項１３記載の撮像装置。
15. 前記第１の外部接続端子、前記第２の外部接続端子、前記第３の外部接続端子及び前記第４の外部接続端子が、前記画素領域の外部に配されていることを特徴とする請求項１〜１４のいずれか１項に記載の撮像装置。
16. 請求項１〜１５のいずれか１項に記載の撮像装置と、
    前記撮像装置に光学像を結像させるレンズと
    を有することを特徴とする撮像システム。

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