JP2013538513A - Power and area efficient interleaved ADC - Google Patents
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Abstract
パイプラインアナログ・デジタル・コンバータ（ＡＤＣ）は高周波数用途に通常用いられるが、高サンプリングレートでの動作は高電力消費又は厳しいタイミング制約となることが多い。ここで、低電力消費で緩和されたタイミング（これは高サンプリングレートを可能にする）を提供するＡＤＣが提供される。これは、「再利用」又は共有されるアナログ処理回路要素に関連してクロック信号のオーバーラップしない部分でサンプリングする多重化されたフロントエンドトラックアンドホールド（Ｔ／Ｈ）回路の利用を介して成される。並列トラックアンドホールド（Ｔ／Ｈ）回路（３０４、３０６）がアナログ入力信号（ＡＩＮ又は前の残余）を受け取り、クロッキング回路３０３により半分のクロックサイクル（ＣＬＫ／２）でクロックされてオーバーラップしない論理位相でサンプルリング／ホールドする。Ｔ／Ｈ回路（３０４、３０６）は夫々マルチプレクサ（３０８）を介してアナログ・デジタル・コンバータ（ＡＤＣ３１０）に及びデジタル・アナログ・コンバータ（ＤＡＣ３１２）、加算器（３１４）及び増幅器（３１６）に結合されて、デジタル出力回路（１０４）のためサンプリングされた信号を分解するアナログ処理を実行し、残余信号（ＲＯＵＴ）を生成する。 Although pipelined analog-to-digital converters (ADCs) are commonly used for high frequency applications, operation at high sampling rates often results in high power consumption or severe timing constraints. Here, an ADC is provided that provides relaxed timing with low power consumption, which enables high sampling rates. This is accomplished through the use of multiplexed front end track and hold (T / H) circuits that sample at the non-overlapping portion of the clock signal in conjunction with "reuse" or shared analog processing circuitry. Be done. A parallel track-and-hold (T / H) circuit (304, 306) receives the analog input signal (AIN or previous residue) and is clocked by the clocking circuit 303 in half clock cycles (CLK / 2) and does not overlap Sample / hold at logical phase. T / H circuits (304, 306) are respectively coupled to an analog to digital converter (ADC 310) and to a digital to analog converter (DAC 312), an adder (314) and an amplifier (316) via a multiplexer (308) It then performs analog processing to resolve the sampled signal for the digital output circuit (104) to produce a residual signal (ROUT).
Description
本発明は、全般的にアナログ・デジタル・コンバータ（ＡＤＣ）に関し、更に特定して言えば、インターリーブされたＡＤＣに関連する。 The present invention relates generally to analog to digital converters (ADCs), and more particularly to interleaved ADCs.
高性能ＡＤＣは、典型的に、縮小するＣＭＯＳプロセス技術においてデジタル回路によって達成される「ムーアの法則」面積及び電力曲線に従わない。ＡＤＣのノイズ及び分解能仕様により、電力制約（より低いノイズがより高い電力を要する）及び面積限界（構成要素マッチング要件を超えるまで）が決まる。また、ＡＤＣのサンプリングレートが増大するにつれて、典型的なアーキテクチャは、タイミング制約に起因して、必要とされる性能を提供することができない。 High performance ADCs typically do not follow the "Moore's Law" area and power curves achieved by digital circuits in shrinking CMOS process technology. The noise and resolution specifications of the ADC determine the power constraints (lower noise requires higher power) and area limitations (to exceed component matching requirements). Also, as the sampling rate of the ADC increases, typical architectures can not provide the required performance due to timing constraints.
図１Ａを参照すると、参照符号１００は全般的に従来のＡＤＣ１００を示す。ＡＤＣ１００は、概して、幾つかのステージ１０２−１〜１０２−Ｎ、ＡＤＣ１０６（これは、典型的にフラッシュＡＤＣである）、及びデジタル出力回路１０４を含む。ステージ１０２−１〜１０２−Ｎは、概して、シーケンス内で互いに直列に結合され、第１のステージ１０２−１はアナログ入力信号を受け取り、後続のステージ１０２−２〜１０２−Ｎの各々は、それぞれ、前のステージ１０２−１〜１０２−（Ｎ−１）から残余信号を受け取る。ＡＤＣ１０６は最後のステージ１０２−Ｎに結合される（その残余信号を受け取る）。ステージ１０２−１〜１０２−Ｎ、及びＡＤＣ１０６は、その入力信号（残余信号又はアナログ入力信号のいずれか）に基づいて、アナログ入力信号の一部を分解することができ、これはデジタル出力回路１０４に供給される。その後デジタル出力回路１０４は、デジタル出力信号ＤＯＵＴを生成するため、誤差補正又は他のデジタル処理を実行することができる。 Referring to FIG. 1A, reference numeral 100 generally designates a conventional ADC 100. The ADC 100 generally includes several stages 102-1 to 102 -N, an ADC 106 (which is typically a flash ADC), and a digital output circuit 104. Stages 102-1 through 102-N are generally serially coupled together in sequence, with the first stage 102-1 receiving an analog input signal, and each of the subsequent stages 102-2 through 102-N being respectively , Receive the residual signal from the previous stage 102-1 to 102- (N-1). The ADC 106 is coupled to the last stage 102-N (receiving its residual signal). Stages 102-1 through 102-N, and ADC 106 can resolve a portion of the analog input signal based on its input signal (either a residual signal or an analog input signal), which is a digital output circuit 104. Supplied to The digital output circuit 104 can then perform error correction or other digital processing to generate the digital output signal DOUT.
ここで図１Ｂ及び図１Ｃに移ると、ステージ１０２−１〜１０２−Ｎをより詳細に見ることができる（これらは、簡潔にするため以降ではステージ１０２と称する）。ステージ１０２は、概して、トラックアンドホールド（Ｔ／Ｈ）回路１０８（即ち、Ｔ／Ｈ増幅器）、ＡＤＣ１１０、デジタル・アナログ・コンバータ（ＤＡＣ）１１２、加算器１１４、及び残余増幅器１１６を含む。オペレーションにおいて、Ｔ／Ｈ回路１１０は、クロック信号ＣＬＫの論理高状態の間トラック位相Ｔに、クロック信号ＣＬＫの論理低状態の間ホールド位相Ｈに入る。トラック位相Ｔの間、Ｔ／Ｈ回路は、そのアナログ入力信号ＳＩＮ（これは、アナログ入力信号ＡＩＮ又は前のステージからの残余信号のいずれかであり得る）をサンプリングする。ホールド位相Ｈの間、サンプリングされた信号がＡＤＣ１１０及び加算器１１４に供給される。ＡＤＣ１１０は、信号ＳＩＮの一部を分解し、分解されたビットをデジタル出力回路１０４及びＤＡＣ１１２に供給する。ＤＡＣ１１２は、分解されたビットをアナログ信号に変換し、これが加算器１１４に供給される。加算器１１４は、サンプリングされた信号とＤＡＣからのアナログ信号との間の差を判定し、これが増幅器１１６により増幅され、残余信号ＲＯＵＴとして出力される。 Turning now to FIGS. 1B and 1C, stages 102-1 through 102-N can be viewed in more detail (these will be referred to hereinafter as stage 102 for the sake of simplicity). Stage 102 generally includes a track and hold (T / H) circuit 108 (ie, a T / H amplifier), an ADC 110, a digital to analog converter (DAC) 112, an adder 114, and a residual amplifier 116. In operation, T / H circuit 110 enters track phase T during a logic high of clock signal CLK and enters hold phase H during a logic low of clock signal CLK. During track phase T, the T / H circuit samples its analog input signal SIN (which may be either the analog input signal AIN or the residual signal from the previous stage). During the hold phase H, the sampled signal is supplied to the ADC 110 and the adder 114. The ADC 110 decomposes a portion of the signal SIN and supplies the decomposed bits to the digital output circuit 104 and the DAC 112. The DAC 112 converts the decomposed bits into an analog signal, which is provided to the adder 114. A summer 114 determines the difference between the sampled signal and the analog signal from the DAC, which is amplified by amplifier 116 and output as a residual signal ROUT.
ＡＤＣ１００には幾つか欠点がある。特に、タイミングが性能を悪化させ得る。オペレーションにおいて、アナログ処理（ＡＤＣ１１０及びＤＡＣ１１２による量子化、加算器１１４による減算、及び増幅器１１６による増幅）は、非常に厳しい時間内、即ち、クロック信号ＣＬＫ（これは、サンプリングクロックとして動作する）の周期の２分の１内で生じる。ＡＤＣ１００は低ノイズシステムによく適しているが、それは、概して、アナログ処理のために充分な時間を提供するため低サンプリングレートに限定される。 ADC 100 has several disadvantages. In particular, timing can degrade performance. In operation, analog processing (quantization by ADC 110 and DAC 112, subtraction by adder 114, and amplification by amplifier 116) is performed within a very tight time, ie period of clock signal CLK (which operates as a sampling clock) Occurs within a half of Although ADC 100 is well suited to low noise systems, it is generally limited to low sampling rates to provide sufficient time for analog processing.
図２Ａ〜図２Ｃに移ると、従来のＡＤＣ２００の別の例を見ることができる。ＡＤＣ２００は、ＡＤＣ１００と同じ全般的な機能性を有するが、パイプラインに違いがある。即ち、ステージ１０２−１〜１０２−Ｎが、ステージ２０２−１〜２０２−Ｎ及び入力増幅器２０４で置き換えられている。ステージ１０２（図１Ｂ）とステージ２０２−１〜２０２−Ｎ（以降では２０２）との違いは、Ｔ／Ｈ回路１０８と加算器１１４の間に付加的なＴ／Ｈ回路２０６が置かれている点である。Ｔ／Ｈ回路１０８及び２０６は、クロック信号ＣＬＫの反対の論理状態でトラック位相Ｔ及びホールド位相Ｈに入る。サンプリングされた信号は、クロック信号ＣＬＫの全周期の間保たれるため、この配置は緩和されたタイミングを提供するが、Ｔ／Ｈ回路２０６の付加はノイズ（即ち、Ｔ／Ｈ回路２０６毎に約３ｄＢ）を付加する。ノイズ劣化を補償するため、各Ｔ／Ｈ回路１０８及び２０６のための電力消費が倍になり、その結果、単一のＴ／Ｈシステムの４倍の電力消費となる。 Turning to FIGS. 2A-2C, another example of a conventional ADC 200 can be seen. The ADC 200 has the same general functionality as the ADC 100, but with differences in the pipeline. That is, stages 102-1 to 102 -N are replaced by stages 202-1 to 202 -N and input amplifier 204. The difference between stage 102 (FIG. 1B) and stages 202-1 to 202-N (hereinafter 202) is that an additional T / H circuit 206 is placed between T / H circuit 108 and adder 114. It is a point. The T / H circuits 108 and 206 enter the track phase T and the hold phase H in the opposite logic state of the clock signal CLK. This arrangement provides relaxed timing because the sampled signal is held for the entire period of the clock signal CLK, but the addition of the T / H circuit 206 is noise (ie, every T / H circuit 206). Add about 3 dB). To compensate for noise degradation, the power consumption for each T / H circuit 108 and 206 is doubled, resulting in four times the power consumption of a single T / H system.
従って、改善されたＡＤＣが求められている。 Thus, there is a need for an improved ADC.
他の従来の回路の幾つかの例は下記文献に説明されている。
従って、本発明の例示の一実施例は或る装置を提供する。この装置は、アナログ入力信号を受け取る複数のトラックアンドホールド（Ｔ／Ｈ）回路、Ｔ／Ｈ回路の各々に結合されるマルチプレクサ、マルチプレクサに結合されるアナログ・デジタル・コンバータ（ＡＤＣ）、及びクロック信号を受け取り、Ｔ／Ｈ回路及びマルチプレクサの各々に結合されるクロッキング回路を含む。このクロッキング回路は、Ｔ／Ｈ回路のためのトラッキング位相が全般的にはオーバーラップしないようにＴ／Ｈ回路を制御する。このクロッキング回路は、各Ｔ／Ｈ回路とＡＤＣとの間の結合をマルチプレクサで制御する。 Thus, an exemplary embodiment of the present invention provides an apparatus. The apparatus comprises a plurality of track and hold (T / H) circuits for receiving analog input signals, a multiplexer coupled to each of the T / H circuits, an analog-to-digital converter (ADC) coupled to the multiplexer, and a clock signal. And a clocking circuit coupled to each of the T / H circuit and the multiplexer. The clocking circuit controls the T / H circuit such that the tracking phases for the T / H circuit do not generally overlap. The clocking circuit controls the coupling between each T / H circuit and the ADC with a multiplexer.
本発明の例示の一実施例に従って、この装置は、ＡＤＣに結合されるデジタル・アナログ・コンバータ（ＤＡＣ）、ＤＡＣ及びマルチプレクサの出力信号間の差を判定するようにＤＡＣ及びマルチプレクサに結合される加算器、及び加算器に結合される増幅器を更に含む。 In accordance with an exemplary embodiment of the present invention, the apparatus includes a digital to analog converter (DAC) coupled to the ADC, a summing coupled to the DAC and the multiplexer to determine a difference between the output signals of the DAC and the multiplexer. And an amplifier coupled to the adder and the adder.
本発明の例示の一実施例に従って、クロッキング回路はクロック分周器を更に含む。 In accordance with an exemplary embodiment of the present invention, the clocking circuit further includes a clock divider.
本発明の例示の一実施例に従って或る装置が提供される。この装置は、シーケンス内で互いに直列に結合される複数のステージを含み、シーケンスの第１のステージがアナログ入力信号を受け取り、各ステージが残余信号を出力し、各ステージが、アナログ入力信号又は前のステージからの残余信号を受け取る複数のＴ／Ｈ回路と、Ｔ／Ｈ回路の各々に結合されるマルチプレクサと、マルチプレクサに結合される第１のＡＤＣとを含む。この装置は更に、クロック信号を受け取り、Ｔ／Ｈ回路及びマルチプレクサの各々に結合されるクロッキング回路であって、各ステージのためのＴ／Ｈ回路のためのトラッキング位相が全般的にはオーバーラップしないようにＴ／Ｈ回路を制御するクロッキング回路であって、各ステージのための各Ｔ／Ｈ回路と各第１のＡＤＣとの間の結合を各ステージのためのマルチプレクサで制御するクロッキング回路、その残余信号を受け取るようにシーケンスの最後のステージに結合される第２のＡＤＣ、及びデジタル出力信号を生成するように各ステージ及び第２のＡＤＣに結合されるデジタル出力回路を含む。 An apparatus is provided in accordance with an exemplary embodiment of the present invention. The apparatus comprises a plurality of stages coupled in series with one another in a sequence, wherein a first stage of the sequence receives an analog input signal, each stage outputs a residual signal, each stage comprising an analog input signal or A plurality of T / H circuits for receiving the residual signal from the stages of, a multiplexer coupled to each of the T / H circuits, and a first ADC coupled to the multiplexer. The apparatus further includes a clocking circuit that receives the clock signal and is coupled to each of the T / H circuit and the multiplexer, wherein the tracking phases for the T / H circuit for each stage generally overlap. Clocking circuit for controlling the T / H circuit so that the coupling between each T / H circuit for each stage and each first ADC is controlled by a multiplexer for each stage A circuit, a second ADC coupled to the last stage of the sequence to receive its residual signal, and a digital output circuit coupled to each stage and the second ADC to generate a digital output signal.
本発明の例示の一実施例に従って或る装置が提供される。この装置は、シーケンス内で互いに直列に結合される複数のステージを含み、シーケンスの第１のステージがアナログ入力信号を受け取り、各ステージが残余信号を出力し、各ステージが、アナログ入力信号又は前のステージからの残余信号を受け取る第１のＴ／Ｈ回路と、アナログ入力信号又は前のステージからの残余信号を受け取る第２のＴ／Ｈ回路と、第１及び第２のＴ／Ｈ回路に結合されるマルチプレクサと、マルチプレクサに結合される第１のＡＤＣとを含む。この装置は更に、クロック信号を受け取り、Ｔ／Ｈ回路及びマルチプレクサの各々に結合されるクロッキング回路であって、各ステージのためのＴ／Ｈ回路のためのトラッキング位相が全般的にはオーバーラップしないようにＴ／Ｈ回路を制御するクロッキング回路であって、各ステージのための各Ｔ／Ｈ回路と各第１のＡＤＣとの間の結合を各ステージのためのマルチプレクサで制御するクロッキング回路、その残余信号を受け取るようにシーケンスの最後のステージに結合される第２のＡＤＣ、及びデジタル出力信号を生成するように各ステージ及び第２のＡＤＣに結合されるデジタル出力回路を含む。 An apparatus is provided in accordance with an exemplary embodiment of the present invention. The apparatus comprises a plurality of stages coupled in series with one another in a sequence, wherein a first stage of the sequence receives an analog input signal, each stage outputs a residual signal, each stage comprising an analog input signal or A first T / H circuit that receives the residual signal from the first stage, a second T / H circuit that receives the analog input signal or the residual signal from the previous stage, and the first and second T / H circuits. A multiplexer is coupled and a first ADC coupled to the multiplexer. The apparatus further includes a clocking circuit that receives the clock signal and is coupled to each of the T / H circuit and the multiplexer, wherein the tracking phases for the T / H circuit for each stage generally overlap. Clocking circuit for controlling the T / H circuit so that the coupling between each T / H circuit for each stage and each first ADC is controlled by a multiplexer for each stage A circuit, a second ADC coupled to the last stage of the sequence to receive its residual signal, and a digital output circuit coupled to each stage and the second ADC to generate a digital output signal.
本発明の例示の一実施例に従って、各ステージが、第１のＡＤＣに結合されるＤＡＣ、ＤＡＣ及びマルチプレクサの出力信号間の差を判定するようにＤＡＣ及びマルチプレクサに結合される加算器、及び加算器に結合される増幅器を更に含む。 In accordance with an exemplary embodiment of the present invention, each stage includes an adder coupled to the DAC and the multiplexer to determine the difference between the DAC and the output signal of the DAC and the multiplexer coupled to the first ADC; Further comprising an amplifier coupled to the
本発明の例示の一実施例に従って、クロック分周器が、２分の１の周波数で二分されたクロック信号を生成するように２分周クロック分周器である。 In accordance with an exemplary embodiment of the present invention, the clock divider is a divide-by-2 clock divider to generate a clock signal divided in half at a frequency of one-half.
本発明の例示の一実施例に従って、各第１のＴ／Ｈ回路が、二分されたクロック信号が第１の論理状態にあるときそのトラック位相にあり、二分されたクロック信号が第２の論理状態にあるときそのホールド位相にあり、各第１のＴ／Ｈ回路が、二分されたクロック信号が第２の論理状態にあるときそのマルチプレクサを介してその第１のＡＤＣに結合される。 In accordance with an exemplary embodiment of the present invention, each first T / H circuit is in its track phase when the bisected clock signal is in the first logic state, and the bisected clock signal is the second logic. When in the state, in the hold phase, each first T / H circuit is coupled to the first ADC via its multiplexer when the bisected clock signal is in the second logic state.
本発明の例示の一実施例に従って、各第２のＴ／Ｈ回路が、二分されたクロック信号が第１の論理状態にあるときそのホールド位相にあり、二分されたクロック信号が第２の論理状態にあるときそのトラック位相にあり、各第２のＴ／Ｈ回路が、二分されたクロック信号が第１の論理状態にあるときそのマルチプレクサを介してその第１のＡＤＣに結合される。 In accordance with an exemplary embodiment of the present invention, each second T / H circuit is in its hold phase when the bisected clock signal is in the first logic state, and the bisected clock signal is the second logic. When in state the track phase and each second T / H circuit is coupled to the first ADC via its multiplexer when the bisected clock signal is in the first logic state.
本発明の例示の一実施例に従って、第１の論理状態が論理高であり、第２の論理状態が論理低である。 According to an exemplary embodiment of the present invention, the first logic state is a logic high and the second logic state is a logic low.
本発明の特徴及び技術的な利点を大まかに概説してきたが、それはこれ以降に続く本発明の詳細な説明を理解しやすくするためである。本発明の特許請求の範囲の主題を形成する本発明の更なる特徴及び利点をこれ以降で説明する。開示される概念及び具体的な実施例は、本発明の目的と同じものを実行するために別の構造を修正又は設計する基盤として、容易に利用可能であることは当業者には認められてしかるべきである。また、そのような等価の構造は、添付の特許請求の範囲に記載された本発明の趣旨及び範囲から逸脱するものではないことは当業者には認められて当然である。 The foregoing has outlined rather broadly the features and technical advantages of the present invention in order that the detailed description of the invention that follows may be better understood. Additional features and advantages of the invention will be described hereinafter which form the subject of the claims of the invention. It will be appreciated by those skilled in the art that the disclosed concepts and specific embodiments are readily available as a basis for modifying or designing alternative structures to practice the same as the object of the present invention. It should be. It will also be appreciated by those skilled in the art that such equivalent constructions do not depart from the spirit and scope of the present invention as set forth in the appended claims.
例示の実施例を添付の図面を参照して説明する。 Exemplary embodiments will be described with reference to the accompanying drawings.
図３Ａにおいて、本発明の例示の一実施例に従ってＡＤＣ３００が提供される。ＡＤＣ３００は、ＡＤＣ１００と同じ全般的な機能性を有するが、パイプラインに違いがある。すなわち、ステージ１０２−１〜１０２−Ｎが、ステージ３０２−１〜３０２−Ｎ及びクロッキング回路３０３で置き換えられている。 In FIG. 3A, an ADC 300 is provided in accordance with an exemplary embodiment of the present invention. The ADC 300 has the same general functionality as the ADC 100, but with differences in the pipeline. That is, stages 102-1 to 102-N are replaced by stages 302-1 to 302-N and clocking circuit 303.
図３Ｂ及び図３Ｃを見ると、ステージ３０２−１〜２０３−Ｎ（以降では３０２）をより詳細に見ることができる。オペレーションにおいて、Ｔ／Ｈ回路３０４及び３０６は、アナログ入力信号（アナログ入力信号ＡＩＮ又は前のステージからの残余信号のいずれか）を受け取るように結合される。これらのＴ／Ｈ回路３０４及び３０６は互いに並列に配置されるため、Ｔ／Ｈ回路３０４及び３０６は、クロック信号の全般的にはオーバーラップしていない論理ステージ又は位相でサンプリングするようにタイミングが合わされ得る。好ましくは、クロッキング回路３０３は、概して、二分されたクロック信号ＣＬＫ／２を生成するようにクロック分周器（即ち、２分周クロック分周器）を含む。この二分されたクロック信号ＣＬＫ／２は、Ｔ／Ｈ回路３０４及び３０６に供給され得、Ｔ／Ｈ回路３０４及び３０６は、二分されたクロック信号ＣＬＫ／２の反対の論理レベルでトラック位相Ｔ及びホールド位相Ｈに入る。また、二分されたクロック信号ＣＬＫ／２は、選択信号として動作するようにマルチプレクサ３０８に供給され得、そのため、Ｔ／Ｈ回路３０４及び３０６がそれらのそれぞれのホールド位相Ｈにあるとき、Ｔ／Ｈ回路３０４及び３０６がそれぞれマルチプレクサ３０８を介してＡＤＣ３１０に結合されるようにする。ＡＤＣ３１０、ＤＡＣ３１２、加算器３１４、及び増幅器３１６はその後、サンプリングされた信号をデジタル出力回路１０４のために分解するように、及び残余信号ＲＯＵＴを生成するように、アナログ処理を実行することができる。 Referring to FIGS. 3B and 3C, stages 302-1 to 203-N (hereinafter 302) can be seen in more detail. In operation, T / H circuits 304 and 306 are coupled to receive an analog input signal (either an analog input signal AIN or a residual signal from a previous stage). Because these T / H circuits 304 and 306 are arranged in parallel with one another, the T / H circuits 304 and 306 are timed to sample at generally nonoverlapping logic stages or phases of the clock signal. It can be combined. Preferably, clocking circuit 303 generally includes a clock divider (ie, a divide-by-2 clock divider) to generate a divided clock signal CLK / 2. The bifurcated clock signal CLK / 2 may be provided to T / H circuits 304 and 306, and T / H circuits 304 and 306 may generate track phase T and T at a logic level opposite to that of bifurcated clock signal CLK / 2. The hold phase H is entered. Also, the bisected clock signal CLK / 2 may be supplied to multiplexer 308 to operate as a select signal, so that when T / H circuits 304 and 306 are in their respective hold phase H, T / H. Circuits 304 and 306 are coupled to ADC 310 via multiplexer 308, respectively. ADC 310, DAC 312, summer 314, and amplifier 316 may then perform analog processing to resolve the sampled signal for digital output circuit 104 and to generate residual signal ROUT.
実際には、ＡＤＣ３００の構成は、２ウェイの（例えば）インターリーブされたＡＤＣとして動作し、これは幾つかの利点の実現につながる。Ｔ／Ｈ回路３０４及び３０６をサンプリングレート（即ち、クロック信号ＣＬＫにより設定される）の２分の１でインターリーブすることにより、（ＡＤＣ１００及び２００に比べて）緩和されたタイミングと低電力消費の両方を達成できる。また、ＡＤＣ３１０、ＤＡＣ３１２、加算器３１４、及び増幅器３１６は、共有又は「再利用」されるため、ＡＤＣ３１０、ＤＡＣ３１２、加算器３１４、及び増幅器３１６は、インターリーブされていない設計の場合のように時間の一部（即ち、時間の２分の１）の間アイドルのままであるのではなく、フルに用いられ得る。また、ＡＤＣ３１０、ＤＡＣ３１２、加算器３１４、及び増幅器３１６の再利用のため、用いられる面積の量が低減され得る。 In practice, the configuration of ADC 300 operates as a two-way (for example) interleaved ADC, which leads to the realization of several advantages. By interleaving T / H circuits 304 and 306 at one-half the sampling rate (ie, set by clock signal CLK), both relaxed timing (compared to ADCs 100 and 200) and low power consumption Can be achieved. Also, since ADC 310, DAC 312, summer 314, and amplifier 316 are shared or "reused", ADC 310, DAC 312, summer 314, and amplifier 316 have time as in the non-interleaved design. Rather than remaining idle for some (i.e. half of the time), it can be used fully. Also, the amount of area used may be reduced due to the re-use of ADC 310, DAC 312, summer 314, and amplifier 316.
例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明した１つ又はそれ以上の特徴又は工程の異なる組み合わせを有する実施例も、本明細書に包含されることも意図している。当業者であれば、他の多くの実施例及び変形も特許請求の範囲に包含されることが理解されるであろう。 Embodiments having different combinations of one or more of the features or steps described in the context of the illustrated embodiment having all or some of the features or steps as described in the context of the illustrated embodiment are also disclosed herein. It is also intended to be included in the specification. It will be understood by those skilled in the art that many other embodiments and variations are within the scope of the claims.
Claims (13)
アナログ入力信号を受け取る複数のトラックアンドホールド（Ｔ／Ｈ）回路、
前記トラックアンドホールド回路の各々に結合されるマルチプレクサ、
前記マルチプレクサに結合されるアナログ・デジタル・コンバータ（ＡＤＣ）、及び
クロック信号を受け取り、前記トラックアンドホールド回路及び前記マルチプレクサの各々に結合されるクロッキング回路であって、前記クロッキング回路が、前記トラックアンドホールド回路のためのトラッキング位相が全般的にはオーバーラップしないように前記トラックアンドホールド回路を制御し、前記クロッキング回路が、各トラックアンドホールド回路と前記ＡＤＣ間の結合を前記マルチプレクサで制御する、前記クロッキング回路、
を含む、装置。 A device,
Multiple track-and-hold (T / H) circuits, which receive analog input signals,
A multiplexer coupled to each of the track and hold circuits;
An analog to digital converter (ADC) coupled to the multiplexer, and a clocking circuit receiving a clock signal and coupled to each of the track and hold circuit and the multiplexer, the clocking circuit being the track The track-and-hold circuit is controlled such that the tracking phases for the hold-and-hold circuit do not generally overlap, and the clocking circuit controls the coupling between each track-and-hold circuit and the ADC with the multiplexer , Said clocking circuit,
Devices, including:
前記アナログ・デジタル・コンバータに結合されるデジタル・アナログ・コンバータ（ＤＡＣ）、
前記デジタル・アナログ・コンバータ及び前記マルチプレクサの出力信号間の差を判定するように前記デジタル・アナログ・コンバータ及び前記マルチプレクサに結合される加算器、及び
前記加算器に結合される増幅器、
を更に含む、装置。 The device according to claim 1, wherein the device is
Digital to analog converter (DAC) coupled to said analog to digital converter,
An adder coupled to the digital to analog converter and the multiplexer to determine a difference between the output signal of the digital to analog converter and the multiplexer, and an amplifier coupled to the adder;
The apparatus further comprising
シーケンス内で互いに直列に結合される複数のステージであって、前記シーケンスの第１のステージがアナログ入力信号を受け取り、各ステージが残余信号を出力し、
各ステージが、
前記アナログ入力信号又は前のステージからの前記残余信号を受け取る複数のトラックアンドホールド（Ｔ／Ｈ）回路と、
前記トラックアンドホールド回路の各々に結合されるマルチプレクサと、
前記マルチプレクサに結合される第１のアナログ・デジタル・コンバータ（ＡＤＣ）と、
を含む、前記複数のステージ、
クロック信号を受け取り、前記トラックアンドホールド回路及び前記マルチプレクサの各々に結合されるクロッキング回路であって、前記クロッキング回路が、各ステージのための前記トラックアンドホールド回路のためのトラッキング位相が全般的にはオーバーラップしないように前記トラックアンドホールド回路を制御し、前記クロッキング回路が、各ステージのための各トラックアンドホールド回路と各第１のアナログ・デジタル・コンバータとの間の結合を各ステージのための前記マルチプレクサで制御する、前記クロッキング回路、
その残余信号を受け取るように前記シーケンスの最後のステージに結合される第２のアナログ・デジタル・コンバータ、及び
デジタル出力信号を生成するように前記各ステージ及び前記第２のアナログ・デジタル・コンバータに結合されるデジタル出力回路、
を含む、装置。 A device,
A plurality of stages serially coupled together in a sequence, wherein a first stage of said sequence receives an analog input signal, and each stage outputs a residual signal;
Each stage is
A plurality of track and hold (T / H) circuits for receiving the analog input signal or the residual signal from the previous stage;
A multiplexer coupled to each of the track and hold circuits;
A first analog to digital converter (ADC) coupled to the multiplexer;
Said plurality of stages, including
A clocking circuit that receives a clock signal and is coupled to each of the track and hold circuit and the multiplexer, wherein the clocking circuit is generally in tracking phase for the track and hold circuit for each stage. Control the track-and-hold circuits so that they do not overlap, and the clocking circuit combines each stage between each track-and-hold circuit and each first analog-to-digital converter for each stage. Said clocking circuit, controlled by said multiplexer for
A second analog to digital converter coupled to the last stage of the sequence to receive the residual signal, and to each of the stages and the second analog to digital converter to generate a digital output signal Digital output circuit,
Devices, including:
前記第１のアナログ・デジタル・コンバータに結合されるデジタル・アナログ・コンバータ（ＤＡＣ）、
前記デジタル・アナログ・コンバータ及び前記マルチプレクサの出力信号間の差を判定するように前記デジタル・アナログ・コンバータ及び前記マルチプレクサに結合される加算器、及び
前記加算器に結合される増幅器、
を更に含む、装置。 The apparatus according to claim 4, wherein each stage is
Digital to analog converter (DAC) coupled to the first analog to digital converter,
An adder coupled to the digital to analog converter and the multiplexer to determine a difference between the output signal of the digital to analog converter and the multiplexer, and an amplifier coupled to the adder;
The apparatus further comprising
シーケンス内で互いに直列に結合される複数のステージであって、前記シーケンスの第１のステージがアナログ入力信号を受け取り、各ステージが残余信号を出力し、
各ステージが、
前記アナログ入力信号又は前のステージからの前記残余信号を受け取る第１のトラックアンドホールド（Ｔ／Ｈ）回路と、
前記アナログ入力信号又は前記前のステージからの前記残余信号を受け取る第２のトラックアンドホールド回路と、
前記第１及び第２のトラックアンドホールド回路に結合されるマルチプレクサと、
前記マルチプレクサに結合される第１のアナログ・デジタル・コンバータ（ＡＤＣ）と、
を含む、前記複数のステージ、
クロック信号を受け取り、前記トラックアンドホールド回路及び前記マルチプレクサの各々に結合されるクロッキング回路であって、前記クロッキング回路が、各ステージのための前記トラックアンドホールド回路のためのトラッキング位相が全般的にはオーバーラップしないように前記トラックアンドホールド回路を制御し、前記クロッキング回路が、各ステージのための各トラックアンドホールド回路と各第１のアナログ・デジタル・コンバータとの間の結合を各ステージのための前記マルチプレクサで制御する、前記クロッキング回路、
その残余信号を受け取るように前記シーケンスの最後のステージに結合される第２のアナログ・デジタル・コンバータ、及び
デジタル出力信号を生成するように前記各ステージ及び前記第２のアナログ・デジタル・コンバータに結合されるデジタル出力回路、
を含む、装置。 A device,
A plurality of stages serially coupled together in a sequence, wherein a first stage of said sequence receives an analog input signal, and each stage outputs a residual signal;
Each stage is
A first track-and-hold (T / H) circuit that receives the analog input signal or the residual signal from the previous stage;
A second track-and-hold circuit that receives the analog input signal or the residual signal from the previous stage;
A multiplexer coupled to the first and second track and hold circuits;
A first analog to digital converter (ADC) coupled to the multiplexer;
Said plurality of stages, including
A clocking circuit that receives a clock signal and is coupled to each of the track and hold circuit and the multiplexer, wherein the clocking circuit is generally in tracking phase for the track and hold circuit for each stage. Control the track-and-hold circuits so that they do not overlap, and the clocking circuit combines each stage between each track-and-hold circuit and each first analog-to-digital converter for each stage. Said clocking circuit, controlled by said multiplexer for
A second analog to digital converter coupled to the last stage of the sequence to receive the residual signal, and to each of the stages and the second analog to digital converter to generate a digital output signal Digital output circuit,
Devices, including:
前記第１のアナログ・デジタル・コンバータに結合されるデジタル・アナログ・コンバータ（ＤＡＣ）、
前記デジタル・アナログ・コンバータ及び前記マルチプレクサの出力信号間の差を判定するように前記デジタル・アナログ・コンバータ及び前記マルチプレクサに結合される加算器、及び
前記加算器に結合される増幅器、
を更に含む、装置。 The apparatus according to claim 7, wherein each stage is
Digital to analog converter (DAC) coupled to the first analog to digital converter,
An adder coupled to the digital to analog converter and the multiplexer to determine a difference between the output signal of the digital to analog converter and the multiplexer, and an amplifier coupled to the adder;
The apparatus further comprising
各第１のトラックアンドホールド回路が、前記二分されたクロック信号が第１の論理状態にあるときそのトラック位相にあり、前記二分されたクロック信号が第２の論理状態にあるときそのホールド位相にあり、
各第１のトラックアンドホールド回路が、前記二分されたクロック信号が前記第２の論理状態にあるとき、そのマルチプレクサを介してその第１のアナログ・デジタル・コンバータに結合される、
装置。 An apparatus according to claim 10, wherein
Each first track-and-hold circuit is in its track phase when the bisected clock signal is in a first logic state and in its hold phase when the bisected clock signal is in a second logic state. Yes,
Each first track-and-hold circuit is coupled to the first analog to digital converter via its multiplexer when the bisected clock signal is in the second logic state,
apparatus.
各第２のトラックアンドホールド回路が、前記二分されたクロック信号が前記第１の論理状態にあるときそのホールド位相にあり、前記二分されたクロック信号が前記第２の論理状態にあるときそのトラック位相にあり、
各第２のトラックアンドホールド回路が、前記二分されたクロック信号が前記第１の論理状態にあるとき、そのマルチプレクサを介してその第１のアナログ・デジタル・コンバータに結合される、
装置。 The apparatus according to claim 11, wherein
Each second track-and-hold circuit is in its hold phase when the bisected clock signal is in the first logic state, and when the bisected clock signal is in the second logic state. In phase,
Each second track and hold circuit is coupled to the first analog to digital converter via the multiplexer when the bisected clock signal is in the first logic state,
apparatus.
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