JPS63157522A - 直並列型ａ／ｄ変換器 - Google Patents
直並列型ａ／ｄ変換器Info
- Publication number
- JPS63157522A JPS63157522A JP30584486A JP30584486A JPS63157522A JP S63157522 A JPS63157522 A JP S63157522A JP 30584486 A JP30584486 A JP 30584486A JP 30584486 A JP30584486 A JP 30584486A JP S63157522 A JPS63157522 A JP S63157522A
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- Pending
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- 230000000295 complement effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 4
- 239000003638 chemical reducing agent Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、直並列型Ａ／Ｄ変換器の改良に関するもので
ある。
ある。
〔従来の技術］
高速形Ａ／Ｄ変換器の一種に、直並列型Ａ／Ｄ変換器が
ある。
ある。
第４図は、このような直並列型Ａ／Ｄ変換器の一例を示
すブロック図である。第４図において。
すブロック図である。第４図において。
１はアナログ入力信＠Ａ１の入力端子であり、アナログ
入力信号Ａ１をサンプリングしてボールドするサンプル
ホールド回路２に接続されている。
入力信号Ａ１をサンプリングしてボールドするサンプル
ホールド回路２に接続されている。
３はサンプルホールド回路２でサンプリングされホール
ドされたアナログ信号へ２を上位ｎ−ｍビットのデジタ
ル信号Ｄ１に変換する並列型の第１のＡ／Ｄ変換器であ
る。このＡ／Ｄ変換器３から出力される上位ｎ−ｍビッ
トのデジタル信号ＤＩｔより／△変換器４に加えられ、
再びアナログ１ａ弓へ３に変換される。５はサンプルホ
ールド回路２から出力されるアナログ信号△２とＤ／△
変換３４から出力されるアカログ信ｑ△コとの差△４を
演算する減算器である。この減算器５のアナログ信号△
４は下位ｍビットのデジタル信号Ｄ２に変換する並列型
の第２のＡ／Ｄ変換器６に加えられる。
ドされたアナログ信号へ２を上位ｎ−ｍビットのデジタ
ル信号Ｄ１に変換する並列型の第１のＡ／Ｄ変換器であ
る。このＡ／Ｄ変換器３から出力される上位ｎ−ｍビッ
トのデジタル信号ＤＩｔより／△変換器４に加えられ、
再びアナログ１ａ弓へ３に変換される。５はサンプルホ
ールド回路２から出力されるアナログ信号△２とＤ／△
変換３４から出力されるアカログ信ｑ△コとの差△４を
演算する減算器である。この減算器５のアナログ信号△
４は下位ｍビットのデジタル信号Ｄ２に変換する並列型
の第２のＡ／Ｄ変換器６に加えられる。
このような構成において、第１のＡ／Ｄ変換器３から出
力されるｎ−ｍビットのデジタル化ＱＤ１と第２のＡ／
Ｄ変換！６から出力されるｍビットのデジタル信号Ｄ２
を合成することにより、サンプルホールド回路２から出
力されるアナログ信号Ａ２を合計ｎビットのデジタル信
号に変換することができる。
力されるｎ−ｍビットのデジタル化ＱＤ１と第２のＡ／
Ｄ変換！６から出力されるｍビットのデジタル信号Ｄ２
を合成することにより、サンプルホールド回路２から出
力されるアナログ信号Ａ２を合計ｎビットのデジタル信
号に変換することができる。
［発明が解決しようとする問題点コ
しかし、このような従来の構成によれば、アナログ入力
信号Ａ１がリンプルホールド回路２にサンプルホールド
されて第１のＡ／Ｄ変換器３からデジタル化ｊＴｈ Ｑ
、を変換出力するまでに時間ｔ１を要し、第１のＡ／Ｄ
変換器３からデジタル信号Ｉ）１が変換比ツノされた後
減ｑ器５から減ｑアナログ信ｇ△４を出力するまでに時
間ｔ２を要し、減ｉ器５から減剛アナログ信号Ａ４が出
力された後筒２のＡ／Ｄ変換器６からデジタル化ｇＤ２
を変換出力するＪ：でに時間ｔ３を要することになり、
アブログ入力信弓Ａ、がｎビットのデジタル信号に変換
されるまでにはｔ、＋ｔ２＋ｔ３の時間を要することに
なって、装置仝休としての動作速度は個々の回路ブロッ
クの動作速に１ｔ、、ｔ２．ｔ３に比べて比較的遅くな
ってしまう。
信号Ａ１がリンプルホールド回路２にサンプルホールド
されて第１のＡ／Ｄ変換器３からデジタル化ｊＴｈ Ｑ
、を変換出力するまでに時間ｔ１を要し、第１のＡ／Ｄ
変換器３からデジタル信号Ｉ）１が変換比ツノされた後
減ｑ器５から減ｑアナログ信ｇ△４を出力するまでに時
間ｔ２を要し、減ｉ器５から減剛アナログ信号Ａ４が出
力された後筒２のＡ／Ｄ変換器６からデジタル化ｇＤ２
を変換出力するＪ：でに時間ｔ３を要することになり、
アブログ入力信弓Ａ、がｎビットのデジタル信号に変換
されるまでにはｔ、＋ｔ２＋ｔ３の時間を要することに
なって、装置仝休としての動作速度は個々の回路ブロッ
クの動作速に１ｔ、、ｔ２．ｔ３に比べて比較的遅くな
ってしまう。
本発明は、このような点に着目してなされたちので、そ
の目的は、装置全体としての動作速度が改善された直並
列型Ａ／’Ｄ変換器を促供することにある。
の目的は、装置全体としての動作速度が改善された直並
列型Ａ／’Ｄ変換器を促供することにある。
［問題点を解決するための手段］
このような目的を達成する本発明は、
アナログ入力信号を相補的にサンプルホールドする２囚
の第１のサンプルホールド回路と、これら第１のサンプ
ルホールド回路のサンプルホールド信号を上位ｎ−ｍビ
ットのデジタル信号に変換する第１のＡ／Ｄ変換器と、 第１のＡ／Ｄ変換器から出力されるデジタル信号を相補
的にラッチする２個のラップ回路と、これらラッチ回路
にラッチされたデジタル信号をアナログ信８に変換する
Ｄ／Ａ変換器と、第１のリーンプルホールド回路のサン
プルホールド信号とＱ 、／△変換器から出力されるア
ナログ信号との差を演痺する減９仝器と、 減算器から出力されるアナログ信号を相補的にサンプル
ホールドする２個の第２のサンプルホールド回路と、 これら第２のリンプルホールド回路のサンプルホールド
信号を下位ｍビットのデジタル信号に変換する第２の△
７／Ｄ変換器、 とＴ：構成されたことを特徴とする。
の第１のサンプルホールド回路と、これら第１のサンプ
ルホールド回路のサンプルホールド信号を上位ｎ−ｍビ
ットのデジタル信号に変換する第１のＡ／Ｄ変換器と、 第１のＡ／Ｄ変換器から出力されるデジタル信号を相補
的にラッチする２個のラップ回路と、これらラッチ回路
にラッチされたデジタル信号をアナログ信８に変換する
Ｄ／Ａ変換器と、第１のリーンプルホールド回路のサン
プルホールド信号とＱ 、／△変換器から出力されるア
ナログ信号との差を演痺する減９仝器と、 減算器から出力されるアナログ信号を相補的にサンプル
ホールドする２個の第２のサンプルホールド回路と、 これら第２のリンプルホールド回路のサンプルホールド
信号を下位ｍビットのデジタル信号に変換する第２の△
７／Ｄ変換器、 とＴ：構成されたことを特徴とする。
［実施例］
以下、図面を用いて本発明の実施例を訂細に説明する。
第１図は本発明の一実施例を示すブロック図であり、第
４図と同一部分には同一符号を付（プている。
４図と同一部分には同一符号を付（プている。
第１図において、Ｓｌはアナログ入力信ｊｉ３ Ａ１を
相補的に２個の第１のサンプルホールド回路２１．２２
に加える切換スイッチである。これら第１のサンプルホ
ールド回路２＋、２２のサンプルホールド信号△２１．
Ａ２２は、切換スイッチＳ２を介して上位ｎ−ｍビット
のデジタル４ｙ ６ Ｄ１１１ＤＩ２に変換づる第１の
Δ／’Ｄ変換器Ｓに加えられるとともに、切換スイッチ
Ｓコを介して減算器５の一方の入力端子に加えられてい
る。ここで、切換スイッチ＄１〜＄３の可動接点ａは、
Ｓ７．Ｓ２の可動接点ａが固定接点Ｃに接続されている
ときは８３の可動接点ａは固定接点すに接続されるよう
に相補的に駆動される。
相補的に２個の第１のサンプルホールド回路２１．２２
に加える切換スイッチである。これら第１のサンプルホ
ールド回路２＋、２２のサンプルホールド信号△２１．
Ａ２２は、切換スイッチＳ２を介して上位ｎ−ｍビット
のデジタル４ｙ ６ Ｄ１１１ＤＩ２に変換づる第１の
Δ／’Ｄ変換器Ｓに加えられるとともに、切換スイッチ
Ｓコを介して減算器５の一方の入力端子に加えられてい
る。ここで、切換スイッチ＄１〜＄３の可動接点ａは、
Ｓ７．Ｓ２の可動接点ａが固定接点Ｃに接続されている
ときは８３の可動接点ａは固定接点すに接続されるよう
に相補的に駆動される。
そして、第１のＡ１０変換器３から出力されるデジタル
化＠Ｄ＋＋、Ｄ＋２は、切換スイッチＳ４を介して２周
のラッチ回路７＋ 、７２に相補的に加えられラッチさ
れる。これらラッチ回路７１゜７□にラッチされたデジ
タル信号Ｃ＋ ＋ ＊ Ｃ’＋ ２は、切換スイッチＳ
５を介して上位ｎ−ｍビットのデジタル信号として出力
されるとともにＤ／Ａ変換器４に加えられ、アナログ信
号Δ３１１Ａ３２に変換される。これらアナログ信号Ａ
３１．Ａ３□は、減ｎ器５の他方の入力端子に加えられ
ている。なお、切換スイッチＳ４．Ｓｓの可動接点ａは
、Ｓ４の可動接点ａが固定接点すに接続さ杵ているとき
はＳ５の可動接点ａは固定接点Ｃに接続されるように相
補的に駆動される。
化＠Ｄ＋＋、Ｄ＋２は、切換スイッチＳ４を介して２周
のラッチ回路７＋ 、７２に相補的に加えられラッチさ
れる。これらラッチ回路７１゜７□にラッチされたデジ
タル信号Ｃ＋ ＋ ＊ Ｃ’＋ ２は、切換スイッチＳ
５を介して上位ｎ−ｍビットのデジタル信号として出力
されるとともにＤ／Ａ変換器４に加えられ、アナログ信
号Δ３１１Ａ３２に変換される。これらアナログ信号Ａ
３１．Ａ３□は、減ｎ器５の他方の入力端子に加えられ
ている。なお、切換スイッチＳ４．Ｓｓの可動接点ａは
、Ｓ４の可動接点ａが固定接点すに接続さ杵ているとき
はＳ５の可動接点ａは固定接点Ｃに接続されるように相
補的に駆動される。
減陣器５は、切換スイッチＳ）を介して選択的に加えら
れる第１のサンプルホールド回路２１゜２２のサンプル
ホールド信号Ａ２ ＋ ＋ Ａ２２とＤ／Ａ変換器４か
ら出力されるアナログ信号Ａ３１゜Ａ３２との差Ａａ
＋ ｒ Ａ４□を演算する。この減算器５から出力され
るアナログ信号Ａ４ Ｉ＋ Ａ４２は、切換スイッチＳ
６を介して２個の第２のサンプルホールド回路８＋ 、
８２に相補的に加えられサンプルホールドされる。これ
ら第２のサンプルホールド回路８＋ 、８２のサンプル
ホールド信ｎＡａ ＋ ＋ Ａ４２は切換スイッチＳ７
を介して下位ｍビットのデジタル信号Ｄ２１ ＋ Ｄ２
２に変換する第２のＡ１０変換器６に加えられる。なお
、切換スイッチＳｓ 、Ｓ？の可動接点ａは、Ｓ６の可
動接点ａが固定接点すに接続されているときはＳ７の可
動接点ａは固定接点Ｃに接続されるように相補的に駆動
される。
れる第１のサンプルホールド回路２１゜２２のサンプル
ホールド信号Ａ２ ＋ ＋ Ａ２２とＤ／Ａ変換器４か
ら出力されるアナログ信号Ａ３１゜Ａ３２との差Ａａ
＋ ｒ Ａ４□を演算する。この減算器５から出力され
るアナログ信号Ａ４ Ｉ＋ Ａ４２は、切換スイッチＳ
６を介して２個の第２のサンプルホールド回路８＋ 、
８２に相補的に加えられサンプルホールドされる。これ
ら第２のサンプルホールド回路８＋ 、８２のサンプル
ホールド信ｎＡａ ＋ ＋ Ａ４２は切換スイッチＳ７
を介して下位ｍビットのデジタル信号Ｄ２１ ＋ Ｄ２
２に変換する第２のＡ１０変換器６に加えられる。なお
、切換スイッチＳｓ 、Ｓ？の可動接点ａは、Ｓ６の可
動接点ａが固定接点すに接続されているときはＳ７の可
動接点ａは固定接点Ｃに接続されるように相補的に駆動
される。
このように構成することにより、第１のＡ／Ｄ変換器３
かＩう出力されるｎ−ｍビットのデジタル信号Ｄ＋ ＋
Ｉ ｌ：）＋ ２と第２のＡ／Ｄ変換器６から出力さ
れるｍビットのデジタル信号Ｄ２ ＋ 、 Ｄ２２を合
成することによって、サンプルホールド回路２＋ 、２
２かＩ３出力されるアナログ信号Ａ２＋１△２２を合計
ｎビットのデジタル信号に変換することができる。
かＩう出力されるｎ−ｍビットのデジタル信号Ｄ＋ ＋
Ｉ ｌ：）＋ ２と第２のＡ／Ｄ変換器６から出力さ
れるｍビットのデジタル信号Ｄ２ ＋ 、 Ｄ２２を合
成することによって、サンプルホールド回路２＋ 、２
２かＩ３出力されるアナログ信号Ａ２＋１△２２を合計
ｎビットのデジタル信号に変換することができる。
このように構成される装置は、切換スイッチ８１〜Ｓ７
によって、 第２図（ａ）に示すように第１のサンプルホールド回路
２＋ 、２２と第１のＡ／Ｄ変換器３およびラッチ回路
７＋ 、７２よりなる第１の回路ブロックＣＢＩと、 第２図（ｂ）に示すように第１のサンプルホールド回路
２＋ 、２２と減算器５と第２のサンプルホールド回路
８１．８２とラッチ回路７＋ 、７２とＤ／Ａ変換器４
よりなる第２の回路ブロックＣＢ２と、 第２図（Ｃ）に示すように第２のサンプルホールド回路
８１．’８２と第２のＡ／Ｄ変換器６よりなる第３の回
路ブ［１ツクＣＢ３、 の３つの回路ブロックに分割できる。
によって、 第２図（ａ）に示すように第１のサンプルホールド回路
２＋ 、２２と第１のＡ／Ｄ変換器３およびラッチ回路
７＋ 、７２よりなる第１の回路ブロックＣＢＩと、 第２図（ｂ）に示すように第１のサンプルホールド回路
２＋ 、２２と減算器５と第２のサンプルホールド回路
８１．８２とラッチ回路７＋ 、７２とＤ／Ａ変換器４
よりなる第２の回路ブロックＣＢ２と、 第２図（Ｃ）に示すように第２のサンプルホールド回路
８１．’８２と第２のＡ／Ｄ変換器６よりなる第３の回
路ブ［１ツクＣＢ３、 の３つの回路ブロックに分割できる。
そして、これら３つの回路ブロックＣＢＩ〜ＣＢＳは、
それぞれが第３図（ａ）〜（Ｃ）に示すように各マシン
サイクル単位でパイプライン的に独立して並列に動作す
る。すなわち、マシンサイクル１で第１の回路ブロック
ＣＢ１のＡ／Ｄ変換器３により変換されたデジタル信号
はマシンサイクル２で第２の回路ブロックＣＢ２のＤ／
Ａ変換器４によりアナログ信号に変換された後減倖器５
によりアナログ入力信号とのアノ【コグ差分が演暉され
て出力され、このアナログ差分出力はマシンサイクル３
で第３の回路ブロックＣＢ３の第２のＡ／Ｄ変換器６に
よりデジタル信号に変換されることになる。
それぞれが第３図（ａ）〜（Ｃ）に示すように各マシン
サイクル単位でパイプライン的に独立して並列に動作す
る。すなわち、マシンサイクル１で第１の回路ブロック
ＣＢ１のＡ／Ｄ変換器３により変換されたデジタル信号
はマシンサイクル２で第２の回路ブロックＣＢ２のＤ／
Ａ変換器４によりアナログ信号に変換された後減倖器５
によりアナログ入力信号とのアノ【コグ差分が演暉され
て出力され、このアナログ差分出力はマシンサイクル３
で第３の回路ブロックＣＢ３の第２のＡ／Ｄ変換器６に
よりデジタル信号に変換されることになる。
このように３つの回路ブロックＣＢ１〜ＣＢ３が各マシ
ンサイクルで並列処理を行うことから、従来の装置に比
べて、連続処理時の変換速度は速くなる。
ンサイクルで並列処理を行うことから、従来の装置に比
べて、連続処理時の変換速度は速くなる。
［発明の効ＦＡ］
以上説明したように、本発明によれば、装置全体として
の動作速度が改善された直並列型Ａ／Ｄ変換器が実現で
き、各種の高速信号処理を行うためのＡ ／Ｄ変換器として好適である。
の動作速度が改善された直並列型Ａ／Ｄ変換器が実現で
き、各種の高速信号処理を行うためのＡ ／Ｄ変換器として好適である。
第１図は本発明の一実滴例を示すブロック図、第２図は
第１図の回路ブロックの説明図、第３図は第１図の動作
説明図、第４図は従来の装置の一例を示すブロック図で
ある。 １・・・入力端子、２．８・・・サンプルホールド回路
、３．６・・・並列型Ａ／Ｄ変換器、４・・・Ｄ／Ａ変
換器、５・・・減痺器、７・・・ラッチ回路。 宕４図
第１図の回路ブロックの説明図、第３図は第１図の動作
説明図、第４図は従来の装置の一例を示すブロック図で
ある。 １・・・入力端子、２．８・・・サンプルホールド回路
、３．６・・・並列型Ａ／Ｄ変換器、４・・・Ｄ／Ａ変
換器、５・・・減痺器、７・・・ラッチ回路。 宕４図
Claims (1)
- 【特許請求の範囲】 アナログ入力信号を相補的にサンプルホールドする２個
の第１のサンプルホールド回路と、これら第１のサンプ
ルホールド回路のサンプルホールド信号を上位ｎ−ｍビ
ットのデジタル信号に変換する第１のＡ／Ｄ変換器と、 第１のＡ／Ｄ変換器から出力されるデジタル信号を相補
的にラッチする２個のラッチ回路と、これらラッチ回路
にラッチされたデジタル信号をアナログ信号に変換する
Ｄ／Ａ変換器と、第１のサンプルホールド回路のサンプ
ルホールド信号とＤ／Ａ変換器から出力されるアナログ
信号との差を演算する減算器と、 減算器から出力されるアナログ信号を相補的にサンプル
ホールドする２個の第２のサンプルホールド回路と、 これら第２のサンプルホールド回路のサンプルホールド
信号を下位ｍビットのデジタル信号に変換する第２のＡ
／Ｄ変換器、 とで構成されたことを特徴とする直並列型Ａ／Ｄ変換器
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30584486A JPS63157522A (ja) | 1986-12-22 | 1986-12-22 | 直並列型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30584486A JPS63157522A (ja) | 1986-12-22 | 1986-12-22 | 直並列型ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63157522A true JPS63157522A (ja) | 1988-06-30 |
Family
ID=17950046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30584486A Pending JPS63157522A (ja) | 1986-12-22 | 1986-12-22 | 直並列型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63157522A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5247301A (en) * | 1990-09-20 | 1993-09-21 | Hitachi, Ltd. | Analog-to-digital conversion method and apparatus with a controlled switch for high-speed conversion |
| US6590616B1 (en) | 1997-05-27 | 2003-07-08 | Seiko Epson Corporation | Image processor and integrated circuit for the same |
| US8297849B2 (en) | 2007-08-09 | 2012-10-30 | Jtekt Corporation | Roller bearing |
| JP2013538513A (ja) * | 2010-08-25 | 2013-10-10 | 日本テキサス・インスツルメンツ株式会社 | 電力及び面積効率のよいインターリーブされたａｄｃ |
-
1986
- 1986-12-22 JP JP30584486A patent/JPS63157522A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5247301A (en) * | 1990-09-20 | 1993-09-21 | Hitachi, Ltd. | Analog-to-digital conversion method and apparatus with a controlled switch for high-speed conversion |
| US6590616B1 (en) | 1997-05-27 | 2003-07-08 | Seiko Epson Corporation | Image processor and integrated circuit for the same |
| US8297849B2 (en) | 2007-08-09 | 2012-10-30 | Jtekt Corporation | Roller bearing |
| JP2013538513A (ja) * | 2010-08-25 | 2013-10-10 | 日本テキサス・インスツルメンツ株式会社 | 電力及び面積効率のよいインターリーブされたａｄｃ |
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