JPH0454815A - ディジタル形保護継電装置 - Google Patents
ディジタル形保護継電装置Info
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- JPH0454815A JPH0454815A JP2161201A JP16120190A JPH0454815A JP H0454815 A JPH0454815 A JP H0454815A JP 2161201 A JP2161201 A JP 2161201A JP 16120190 A JP16120190 A JP 16120190A JP H0454815 A JPH0454815 A JP H0454815A
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- 230000001681 protective effect Effects 0.000 title claims abstract description 12
- 238000005070 sampling Methods 0.000 claims abstract description 37
- 238000004364 calculation method Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000005611 electricity Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は電力系統からの電流及び電圧を入力して電力系
統の保護演算をするディジタル形保護継電装置に関する
。
統の保護演算をするディジタル形保護継電装置に関する
。
(従来の技術)
第4図はディジタル形保護継電装置の入力変換部の構成
例を示した図である。
例を示した図である。
入力変換器1−1〜1−nは電力系統の電流量または電
圧量を入力として、適当な大きさの電気信号に変換する
周知の回路である。マルチプレクサ3は周知の回路であ
り、入力変換器1−1〜1−nからの出力信号を順次切
替えて、サンプルホールド回路2に渡す。サンプルホー
ルド回路2はマルチプレクサ3からの信号をサンプリン
グ間隔Tでサンプリングする周知の回路である。A/D
変換器4はサンプルホールド回路2からの出力をディジ
タルデータに変換する。ディジタル演算処理部5は周知
のマイクロプロセッサを用いた回路で構成され、ディジ
タルデータを用いて保護リレー演算を行なう。
圧量を入力として、適当な大きさの電気信号に変換する
周知の回路である。マルチプレクサ3は周知の回路であ
り、入力変換器1−1〜1−nからの出力信号を順次切
替えて、サンプルホールド回路2に渡す。サンプルホー
ルド回路2はマルチプレクサ3からの信号をサンプリン
グ間隔Tでサンプリングする周知の回路である。A/D
変換器4はサンプルホールド回路2からの出力をディジ
タルデータに変換する。ディジタル演算処理部5は周知
のマイクロプロセッサを用いた回路で構成され、ディジ
タルデータを用いて保護リレー演算を行なう。
ところで、保護リレー演算の代表的な例としてインピー
ダンス演算があるが、これは電流i及び電圧Vを入力し
、iと■の位相差θを求める演算である。このインピー
ダンス演算には連続サンプリング演算法を用いている。
ダンス演算があるが、これは電流i及び電圧Vを入力し
、iと■の位相差θを求める演算である。このインピー
ダンス演算には連続サンプリング演算法を用いている。
即ち、i、■を同時刻にサンプリングしたときのデータ
を用いて正しいθを求める方法である。
を用いて正しいθを求める方法である。
しかし第4図の構成では異なった時刻にサンプリングさ
れていて、サンプリングタイミングのずれが位相誤差と
なり、正しいθが求められない。そこで、前記位相誤差
をなくすように、同一時刻にサンプリングする第5図の
構成が用いられている。
れていて、サンプリングタイミングのずれが位相誤差と
なり、正しいθが求められない。そこで、前記位相誤差
をなくすように、同一時刻にサンプリングする第5図の
構成が用いられている。
この構成は、第4図の構成に対してマルチプレクサ3と
サンプルホールド回路の順序を入れ替え、入力変換器1
−1〜1−nの後にn個のサンプルホールド回路を設け
ている。そして、サンプルホールド回路2−1〜2−n
を同一時刻にサンプリングの起動をかけるので、サンプ
リングタイミングのずれがなくなる。
サンプルホールド回路の順序を入れ替え、入力変換器1
−1〜1−nの後にn個のサンプルホールド回路を設け
ている。そして、サンプルホールド回路2−1〜2−n
を同一時刻にサンプリングの起動をかけるので、サンプ
リングタイミングのずれがなくなる。
(発明が解決しようとする課題)
上記したディジタル形保護継電装置の従来の入力変換部
の構成には、以下に示すような問題がある。即ち、第4
図の構成では、興なる時刻にサンプリングが行なわれる
ので、サンプリングタイミングのずれにより、ディジタ
ルデータ間には位相誤差が生じ、保護リレー演算におい
て正しい演算結果が得られない。
の構成には、以下に示すような問題がある。即ち、第4
図の構成では、興なる時刻にサンプリングが行なわれる
ので、サンプリングタイミングのずれにより、ディジタ
ルデータ間には位相誤差が生じ、保護リレー演算におい
て正しい演算結果が得られない。
また、サンプリングタイミングのずれを解決するために
考えられた第5図の構成は、N個のサンプルホールド回
路が必要であり、ハードウェア構成が大規模になり、安
価化、小形化、軽量化が困難である。
考えられた第5図の構成は、N個のサンプルホールド回
路が必要であり、ハードウェア構成が大規模になり、安
価化、小形化、軽量化が困難である。
本発明は上記欠点を解決するためになさ5れなものであ
り、サンプルホールド回路を1個にまとめ、ハードウェ
ア構成を安価化、小形化、軽量化したディジタル形保護
継電装置を提供することを目的としている。
り、サンプルホールド回路を1個にまとめ、ハードウェ
ア構成を安価化、小形化、軽量化したディジタル形保護
継電装置を提供することを目的としている。
[発明の構成]
(課題を解決するための手段)
上記目的を達成するため、本発明では電力系統から入力
された電気量をディジタルデータに変換するA10変換
器と、変換されたデータを用いて保護演算をするディジ
タル演算処理部との間にサンプリング時間補正部を設け
る構成とした。
された電気量をディジタルデータに変換するA10変換
器と、変換されたデータを用いて保護演算をするディジ
タル演算処理部との間にサンプリング時間補正部を設け
る構成とした。
(作 用)
作用について説明する。
入力変換器1−1〜1−nは電力系統の電流量または電
圧量を入力として適当な大きさの電気信号に変換する。
圧量を入力として適当な大きさの電気信号に変換する。
また、マルチプレクサ3により夫々の入力変換器1−1
〜1−nの出力を順次切替えてサンプルホールド回路2
に渡す。サンプルホールド回路2はサンプリング間隔T
でサンプリングする。
〜1−nの出力を順次切替えてサンプルホールド回路2
に渡す。サンプルホールド回路2はサンプリング間隔T
でサンプリングする。
次に、A10変換器4によりサンプリング値をディジタ
ルデータに変換する。
ルデータに変換する。
さらに、サンプリング時間補正部6は、へ10変換器4
から順次出力されるディジタルデータをサンプリング時
間補正手段に基づいて演算し、2つ以上のディジタルデ
ータの位相誤差を補正する。
から順次出力されるディジタルデータをサンプリング時
間補正手段に基づいて演算し、2つ以上のディジタルデ
ータの位相誤差を補正する。
ディジタル演算処理部5は周知の保護リレー演算を行な
う。
う。
次に、−例としてサンプリング時間補正手段としてLa
Qran(Je補間式を用いた場合について以下に示す
。現在のサンプリング値をx 、lサングリフグ前の
サンプリング値をxIl−1とした場合、x= (1−
L)xl+x、−1(0≦L≦1)・・・・・・(1) で表わされる。
Qran(Je補間式を用いた場合について以下に示す
。現在のサンプリング値をx 、lサングリフグ前の
サンプリング値をxIl−1とした場合、x= (1−
L)xl+x、−1(0≦L≦1)・・・・・・(1) で表わされる。
(1)式のtagrange補間式の原理について以下
に述べる。
に述べる。
また、補間式の原理図を第2図に示す。
x=at十b の式で近似する。 ・・・・・・(
2)t=oのとき x=x。
2)t=oのとき x=x。
、°、b=x、 ・・・・・
・(3)t =−Tのとき X=x、−1 、“、xIl−1=−Ta十b・・・・・・(4)(3
) 、 (4)式より a= (x −xi−1> /T ・・・
・−・(5)潜 T このときt=LTとした場合(但しO≦し≦1)”
” ’ ・(L T ) +x 11X = =(I L ) x +L x n−1x=(1−
Lax −Lxn−1 これにより(1)式のLa(Ijan(18補間式が得
られる。
・(3)t =−Tのとき X=x、−1 、“、xIl−1=−Ta十b・・・・・・(4)(3
) 、 (4)式より a= (x −xi−1> /T ・・・
・−・(5)潜 T このときt=LTとした場合(但しO≦し≦1)”
” ’ ・(L T ) +x 11X = =(I L ) x +L x n−1x=(1−
Lax −Lxn−1 これにより(1)式のLa(Ijan(18補間式が得
られる。
L=Oのとき x=xll
即ち現在のサンプリング値が得られ、
L=1のとき X =X n−1
即ち1サングリング前のサンプリング値が得られる。
上述のことから、Lの値を決めれば任意の時刻のサンプ
リング値を容易に決めることができる。
リング値を容易に決めることができる。
(実施例)
以下図面を参照して実施例を説明する。
第1図は本発明によるディジタル形保護継電装置の一実
施例の構成図であり、第1図において第4図と同一部分
については同一符号を付して説明を省略する。6はサン
プリング時間補正部てあり、サンプリングされたディジ
タルデータの位相誤差を補正する。その他の構成は第4
図と同様である。
施例の構成図であり、第1図において第4図と同一部分
については同一符号を付して説明を省略する。6はサン
プリング時間補正部てあり、サンプリングされたディジ
タルデータの位相誤差を補正する。その他の構成は第4
図と同様である。
次に作用について説明する。
第1図の構成において、サンプルホールド回路2は入力
変換器からの個々の出力を興なる時刻にサンプリングす
るため、^/D変換されたディジタルデータ間において
位相誤差が生じる。
変換器からの個々の出力を興なる時刻にサンプリングす
るため、^/D変換されたディジタルデータ間において
位相誤差が生じる。
そこで、サンプリング時間補正部6により、サンプリン
グ時間補正手段としてtagrangeの補間式を用い
て補正を行なう。
グ時間補正手段としてtagrangeの補間式を用い
て補正を行なう。
ここで、2つの入力信号をx、yとした場合のサンプリ
ング時間補正原理について述べる。
ング時間補正原理について述べる。
この原理図を第3図に示す。
まず、マルチブレ先すが信号Xを出力する。そして、A
/D変換器で信号Xを^10変換する。次にマルチプレ
クサはチャンネルを切替え、信号yを出力し^/D変換
を開始する。この結果、ディジタルデータxl ”lが
得られる。しかし、Xnとylとの間には位相誤差Cが
生じる。この位相差Cを補正して、任意の時刻の瞬時値
をLagrangeの補間式により求める。
/D変換器で信号Xを^10変換する。次にマルチプレ
クサはチャンネルを切替え、信号yを出力し^/D変換
を開始する。この結果、ディジタルデータxl ”lが
得られる。しかし、Xnとylとの間には位相誤差Cが
生じる。この位相差Cを補正して、任意の時刻の瞬時値
をLagrangeの補間式により求める。
上記実施例によればサンプルホールド回路を1つにまと
めることにより、ハードウェアを安価化。
めることにより、ハードウェアを安価化。
小形化、軽量化することができる。
又、上記実施例ではサンプリング時間補正手段として、
1次のtagranoe補間式を用いたが、これに限定
されるものではなく、2次さらには高次のtaqran
ae補間式においても本発明は適用できる。
1次のtagranoe補間式を用いたが、これに限定
されるものではなく、2次さらには高次のtaqran
ae補間式においても本発明は適用できる。
以下に2次のLagrange補間式を示す。
X= (1−L)((2−L>/2)X。
十L (2−L) xi−1
+(L/2 > (L−1) X、。
但し、0≦L≦1
また、いかなるサンプリング周波数でサンプリングした
場合であっても本発明を適用できることは明らかである
。
場合であっても本発明を適用できることは明らかである
。
[発明の効果〕
以上説明したように、本発明によれば以下に列挙する効
果が得られる。
果が得られる。
(1)サンプルホールド回路を1個にまとめ、ハードウ
ェア構成を安価化、小形化、軽量化することができる。
ェア構成を安価化、小形化、軽量化することができる。
(2)ディジタル演算処理部の前にサンプリング時間補
正部を設けたことにより、サンブリングタイミングのず
れによるディジタルデータ間の位相誤差を軽減し、高精
度な演算結果が得られる。
正部を設けたことにより、サンブリングタイミングのず
れによるディジタルデータ間の位相誤差を軽減し、高精
度な演算結果が得られる。
第1図は本発明によるディジタル形保護継電装置の一実
施例の構成図、第2図はtagrange補間式の原理
図、第3図はサンプリング時間補正手段の原理図、第4
図及び第5図は本発明の対象とする従来技術の構成を示
す図である。 1−1〜1−n・・・入力変換器 2・・・サンプルホールド回路 3・・・マルチプレクサ(HPX ) 4・・・A/D変換器 5・・・ディジタル演算処理部 6・・・サンプリング時間補正部
施例の構成図、第2図はtagrange補間式の原理
図、第3図はサンプリング時間補正手段の原理図、第4
図及び第5図は本発明の対象とする従来技術の構成を示
す図である。 1−1〜1−n・・・入力変換器 2・・・サンプルホールド回路 3・・・マルチプレクサ(HPX ) 4・・・A/D変換器 5・・・ディジタル演算処理部 6・・・サンプリング時間補正部
Claims (1)
- 電力系統から得られた複数の系統情報を夫々の処理に適
する大きさに変換するための複数の入力変換器と、夫々
の入力変換器からの出力を順次切替えサンプルホールド
回路に渡すマルチプレクサと、サンプリング間隔Tでサ
ンプリングするサンプルホールド回路と、サンプルホー
ルド回路からの出力をディジタルデータに変換するA/
D変換器と、変換されたディジタルデータを用いて保護
リレー演算するディジタル信号処理部からなるディジタ
ル形保護継電装置において、A/D変換器とディジタル
演算処理部との間に、サンプリング時間補正部を付加し
たことを特徴とするディジタル形保護継電装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2161201A JPH0454815A (ja) | 1990-06-21 | 1990-06-21 | ディジタル形保護継電装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2161201A JPH0454815A (ja) | 1990-06-21 | 1990-06-21 | ディジタル形保護継電装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0454815A true JPH0454815A (ja) | 1992-02-21 |
Family
ID=15730517
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2161201A Pending JPH0454815A (ja) | 1990-06-21 | 1990-06-21 | ディジタル形保護継電装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0454815A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000031875A1 (de) * | 1998-11-23 | 2000-06-02 | Robert Bosch Gmbh | Verfahren und anordnung zur kompensation von phasenverzögerungen |
JP2008199220A (ja) * | 2007-02-09 | 2008-08-28 | Toshiba Corp | Ad変換処理回路及び復調装置 |
-
1990
- 1990-06-21 JP JP2161201A patent/JPH0454815A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000031875A1 (de) * | 1998-11-23 | 2000-06-02 | Robert Bosch Gmbh | Verfahren und anordnung zur kompensation von phasenverzögerungen |
KR100756201B1 (ko) * | 1998-11-23 | 2007-09-10 | 로베르트 보쉬 게엠베하 | 위상 지연 보상 방법 및 장치 |
JP2008199220A (ja) * | 2007-02-09 | 2008-08-28 | Toshiba Corp | Ad変換処理回路及び復調装置 |
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