KR100756201B1 - 위상 지연 보상 방법 및 장치 - Google Patents
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Abstract
본 발명은 아날로그 출력 신호(US)를 이산 시간 샘플링할 때 발생하는 위상 지연을 보상하는 방법에 관한 것으로서, 상기 출력 신호(US)는, 샘플링 기간을 갖는 샘플링 신호(UA)를 얻기 위해 안티-에일리어싱-필터(2)에 의해 그리고 후속해서 샘플링부(3)에 의해 처리되며, 다음과 같은 단계, 즉,
- 신호를 얻기 위해, 선행하는 샘플링 기간의 샘플링 신호를 고려해서 샘플링부(3)에 의해 발생된 샘플링 신호의 위상 지연을 보상하는 단계와,
- 후속해서, 신호를 얻기 위해, 안티-에일리어싱-필터의 필터 시상수와, 샘플링부(3)의 샘플링 기간과, 선행하는 샘플링 기간의 샘플링 신호를 고려해서 안티-에일리어싱-필터(2)에 의해 발생된 샘플링 신호의 위상 지연을 보상하는 단계를 포함한다.
이산 시간 샘플링, 안티-에일리어싱-필터, 샘플링 기간, 필터 시상수, 위상 지연
Description
본 발명은 특허 청구항 제 1 항 및 제 8 항의 전제부에 따른 위상 지연 보상 방법과 장치에 관한 것이다.
수많은 기술 응용 분야에 있어서, 아날로그 센서 신호를 디지털 신호로 변환할 필요가 있다. 이 목적을 위해 사용된 신호 검출 체인의 개별 부품들에 의해, 원래 아날로그 신호와 처리될 디지털 신호 사이에 지연(delay)이 발생하게 된다.
DE-OS 195 14 410호에는 펄스화된 양을 검출하기 위한 장치가 알려져 있으며, 이 장치는 진동 없는 신호를 얻기 위해, 아날로그 회로로서 구성된 전자식 필터를 구비하고, 미분 및 지연을 위한 적어도 하나의 제 1 부품과 미분 및 지연된 신호의 승산(multiplication)을 위한 제 2 부품을 포함하며, 평활한 출력 신호를 발생하기 위하여 필터링되지 않은 신호로부터 필터링된 신호를 감산할 수 있는 감산단을 포함한다. 이 출원서는 펄스 입력 신호의 평활화를 목적으로 하며, 디지털 신호를 아날로그 신호로 변환하기 위한 신호 검출 체인 내에서 위상 지연에 의해 발생되는 신호 에러와는 무관하다.
본 발명의 목적은, 간단한 방식으로, 즉 가능한 낮은 회로 비용으로, 아날로그 출력 신호를 이산 시간 샘플링(discrete-time sampling)할 때 발생되어 샘플링된 디지털 신호에 에러를 유발하는 위상 지연을 보상하는 것이다.
상기 목적은 특허 청구항 제 1 항과 제 8 항의 특징을 갖는 위상 지연 보상 방법과 장치를 통하여 해결된다.
본 발명에 따라서, 아날로그 출력 신호를 이산 시간 샘플링할 때 발생된 위상 지연의 효과적인 보상을 간단히 실시한다. 안티-에일리어싱-필터(anti-alias-filter) 및 샘플링부에 의한 신호 처리로 인해 발생하는 위상 지연은, 본 발명에 따라서 위상 지연이 발생한 순서의 역순으로 보상된다.
본 발명의 바람직한 실시예는 종속 청구항에 기재되어 있다.
바람직하게는, 데드 타임(dead time), 특히 샘플링 신호를 후속 처리할 때 발생되며 데드 타임 지연 샘플링 신호를 발생시키는 데드 타임에 의해 발생된 샘플링 신호의 추가 위상 지연의 경우에, 데드 타임 보상 샘플링 신호를 얻기 위해, 데드 타임에 의해 야기된 샘플링 신호의 위상 지연의 보상은 데드 타임과 샘플링부의 샘플링 기간을 고려하여 실시되며, 상기 데드 타임 보상된 샘플링 신호는 추가의 위상 보상을 위해 청구항 제 1 항에 따른 위상 지연 보상된다. 따라서, 신호의 샘플링과 이것의 재사용(예를 들어, 제어기 혹은 보정 기능에) 사이에 발생하는 위상 지연들은 효과적인 방식으로 보상될 수 있다.
바람직하게는 샘플링부에 의해 야기되며 φA = -ωㆍ1/2ㆍTA = -2ㆍπㆍfㆍTA/2 = -πㆍfㆍTA 형태로 표시될 수 있는 위상 지연은, yk,2 = xk + 1/2ㆍ(xk - xk-1) 형태의 보정값을 사용하여 선형 외삽법(linear extrapolation)에 의해 보정되며, 여기서 f는 신호 주파수, TA는 샘플링부의 샘플링 기간, xk-1 및 xk는 연속하는 샘플링 기간 TT,k-1, TT,k에서의 샘플링 신호값이다. 이 보정은 비교적 저렴하게 컴퓨터에 의해 실시되며, 샘플링부에서 발생하는 일반적 위상 지연을 매우 양호하게 보상한다.
또한, 바람직하게는 안티-에일리어싱-필터에 의해 야기되며 φ
F
= -arctan(2ㆍπㆍfㆍT
F
)의 형태로 표시될 수 있는 위상 지연은, y
k
,3
=
x
k
+
T
F
/T
A
ㆍ
(
x
k
-
x
k
-1
) 형태의 보정값에 의해 보정되며, 여기서 TF는 안티-에일리어싱-필터의 필터 시상수이다. 또한, 이 보정은 저렴한 방식으로 실시되며, 충분한 정확도로 안티-에일리어싱-필터에 의해 야기된 위상 지연을 보상한다.
또한, 본 발명의 바람직한 실시예에 따라서, 데드 타임(TT)에 의해 야기되며 φ
V
= -arctan(2
πfT
F
) -
πfT
A
- 2
πfT
T 의 형태로 표시될 수 있는 위상 지연은, y
k
,1
=
x
k
(1 +
T
T
/T
A
) -
x
k
-1
ㆍ
(
T
T
/T
A
) 형태의 보정값에 의해 보정되며, 여기서 TT는 데드 타임이다. 이것은 데드 타임 TT동안 발생된 에러가 다음 샘플링 단계에서 반대 부호를 가진 샘플링 신호에 가해져서 보정되는 것을 의미한다. 또한, 상기 보상은 양호한 보정 결과를 제공하며 간단한 방식으로 실시된다.
바람직하게는, 개별 위상 지연 보상은 연속적으로 실시되며, 그 결과, 샘플링 신호를 보정하기 위하여 하나의 샘플링 기간 동안 둘 혹은 세 개의 선행 샘플링 기간의 샘플링 신호들이 고려된다.
여기서, 개별 위상 지연 보상은 위상 지연은 발생하는 순서의 역순으로 실시됨으로써, 부분 보상된 신호가 제공될 수 있는 것이 바람직한 것으로 나타났다.
위상 지연을 보상하기 위한 본 발명에 따른 장치의 바람직한 실시예에 따라서, 샘플링부, 안티-에일리어싱-필터 또는 후속 처리 데드 타임에 의해 야기된 위상 지연을 보상하는 수단은 각각 3개의 병렬 신호 전달 채널을 가지며, 제 1 신호 전달 채널은 불변 샘플링 신호를 전달하는 역할을 하고, 제 2 신호 전달 채널은 승산부를 구비하며 하나의 계수와 승산된 샘플링 신호를 전달하는 역할을 하며, 제 3 신호 전달 채널은 지연부와 승산부를 구비하며, 하나의 샘플링 기간만큼 지연되고 하나의 계수와 승산된 샘플링 신호를 가산부에 전달하는 역할을 한다. 이러한 구조를 통하여 본 발명에 따른 위상 보상이 회로 기술적으로 간단하면서 확실한 방식으로 실시될 수 있다.
여기서, 샘플링부, 안티-에일리어싱-필터 또는 후속 처리 데드 타임에 의해 야기된 위상 지연을 보상하기 위한 수단은, 선행하는 3개의 샘플링 기간의 보상되지 않은 샘플링 신호를 고려해서 위상 보상된 출력 신호가 얻어지도록 차례대로 접속된다.
본 발명에 따른 장치의 바람직한 다른 실시예에 따라서, 장치는 US,K(k) = AㆍUT(k) + BㆍUT(k-1) + CㆍUT(k-2) + DㆍUT(k-3) 형태의 위상 보상된 샘플링 신호를 얻기 위하여, 3개의 직렬 접속 지연부와, 상기 지연부와 그리고 서로 병렬로 접속된 승산부와, 상기 승산부의 출력 신호를 가산하기 위한 가산부를 구비하며, 여기서, UT(k-i, i = 0, 1, 2, 3)는 i 샘플링 기간만큼 지연된, 보상되지 않은 샘플링 신호를 나타내고, A, B, C, D는 신호 샘플링 경로의 시스템 상수를 나타낸다. 따라서, 시스템 상수 A, B, C, D가 미리 결정될 수 있고 규칙적으로 새로 계산될 필요가 없기 때문에, 저렴한 계산 비용으로 본 발명에 따른 위상 보상을 실시할 수 있다.
본 발명에 따른 장치의 다른 바람직한 실시예에 따라서, 장치는, 하나의 샘플링 기간 내에서 입력 신호의 변화가 문턱값을 초과하는 경우에 본 발명에 따른 위상 보상을 중단하는 수단을 갖는다. 이로 인하여, 보상 초기에 신호가 매우 신속하게 변하는 경우 보상된 신호에서 심한 변동이 발생하는 것을 효과적으로 방지할 수 있다.
이하에서, 본 발명을 첨부한 도면을 참고로 상세히 설명한다.
도 1은 아날로그 센서 신호를 샘플링하기 위한 신호 검출 체인을 도시한 블록 회로도.
도 2는 샘플링부에 의한 샘플링을 통하여 발생된 위상 지연을 도시한 그래프.
도 3은 후속 처리시 데드 타임에 의해 발생된 신호 지연을 도시한 그래프.
도 4는 샘플링 지연의 본 발명에 따른 보상을 도시한 그래프.
도 5는 전체 위상 보상의 구조를 도시한 블록 다이어그램.
도 6은 본 발명에 따른 위상 보상을 컴퓨터로 실시하기 위한 바람직한 장치를 도시한 도면.
도 7은 본 발명에 따른 위상 보상을 컴퓨터로 실시하기 위한 다른 바람직한 장치를 도시한 도면.
도 8은 차량의 시동 과정 동안 배터리 전압의 진행 과정을 도시한 그래프.
도 9는 본 발명에 따른 위상 보상 후에 도 8에 따른 배터리 전압을 도시한 그래프.
도 10은 본 발명에 따른 위상 보상이 있을 때와 없을 때의 상응하는 전류 진행 과정을 도시한 그래프.
도 11은 본 발명에 따른 위상 보상이 없을 때, 안티-에일리어싱-필터와 샘플링부를 갖는 신호 구간의 시뮬레이션된 위상 응답을 도시한 그래프.
도 12는 본 발명에 따른 위상 보상이 있을 때, 안티-에일리어싱-필터와 샘플링부를 갖는 신호 구간의 시뮬레이션된 위상 응답을 도시한 그래프.
도 1에는 아날로그 센서 출력 신호(US)를 디지털 신호(UT)로 변환하기 위해 사용되는 신호 검출 체인의 개별 부품들을 도시한다.
센서(1)는 출력 신호(US)를 발생한다. 도면부호 2는, 후속하는 신호 샘플링에 의한 에일리어싱 효과를 방지하기 위하여 사용되는 안티-에일리어싱-필터를 나타낸다. 안티-에일리어싱-필터는 보통 저역 필터로 형성된다. 샘플링-이론의 조건을 충족시키기 위하여 관계식 f
g
＜
1/2
ㆍf
A 이 적용되어야 하며, 상기 식에서 fg는 저역 필터로서 형성된 안티-에일리어싱-필터(2)의 한계 주파수이며, fA는 다음 샘플링부(3)의 샘플링 주파수이다. 가장 간단한 경우에, 상기 저역 필터는 전달 함수 G
TP
(s)=1/(1+sㆍT
F
)를 갖는 PT1-부품(비례-데드 타임-부품)이다. 상기 식에서, s는 복소 주파수 변수 σ+jω이며, TF는 필터 시상수이다. 이와 같은 저역 필터의 위상 지연은 φ
F
=-arctan(2
ㆍπㆍ
f
ㆍT
F
)이다. 안티-에일리어싱-필터(2)의 출력 신호는 UF로 표시된다.
안티-에일리어싱-필터(2) 다음에 접속된 샘플링부 혹은 샘플 부품(3)에서는 신호값이 이산 시점 t=kㆍTA 에서 샘플링되며, 여기서 k=0, 1, 2, 3,...이고, TA는 샘플링부(3)의 샘플링 기간이다. 샘플링부의 출력 신호는 UA로 표시된다. 도 2에는 샘플링 원리가 나타나 있다. 여기서, 신호 UA의 평균 전압 U A가 UF에 대하여 샘플링 기간의 절반만큼 지연되는 것을 알 수 있다. 따라서, 위상 지연은 φA = -ωㆍ1/2ㆍTA = -2ㆍπㆍfㆍTA/2 = -πㆍfㆍTA 로 된다. 신호 UA는 후속 처리를 위해 제공된 실제 디지털 신호이다. 그렇지만, 샘플링 작업과 다음에 이어지는 작업, 예를 들어 제어기 작업 사이의 지연으로 인해, 샘플링과 신호값 UA의 후속 사용 사이의 시간 지연(샘플링과 다음에 이어지는 기능 사이의 데드 타임)이 발생한다. 상기 위상 지연은 φT = -ωㆍTT = -2ㆍπㆍfㆍTT 이다. 이 때문에 결국 발생된 데드 타임 지연 신호(작동 신호)가 도 1에서 UT로 표시된다. 이러한 위상 지연이 발생되는 신호 검출 경로의 부분은 도면부호 4로 표시된다.
그러므로, 신호 검출 경로(2, 3, 4)로 인해 발생하는 센서 출력 신호(US)의 신호 지연은 전체적으로 φ
V
= -arctan(2
πfT
F
) -
πfT
A
- 2
πfT
T이다.
비교적 낮은 위상 지연은 아날로그 신호(US)와 작동 신호(UT) 사이의 에러에 많은 영향을 미친다. U
e
(t) =
S
ㆍsin(ωt)이면, 위상 지연은 U
T
(t) =
T
ㆍ
sin(ωt-φ
V
)이며, 상기 식에서 
S 및 
T는 신호 US 및 UT의 진폭이다.
에러는 U
e
(t) =
S
ㆍ
sin(
ω
t) -
T
ㆍ
sin(
ω
t-
φ
V
)이다. 간단히, 신호 감쇠가 작다고 가정하면, 
T = 
S가 세트될 수 있다.
따라서, U
e
(t) =
S
ㆍ
[sin(
ω
t) - sin(
ω
t -
φ
V
)] = 2
ㆍ
S
ㆍ
sin(
φ
V
/2)ㆍcos(ωt -
φ
V
/2)가 된다.
이 때문에, 에러의 진폭은 신호 진폭 
S와 위상 지연 φV에 의해 결정된다. 그러나, 에러의 감소는 단지 위상 지연의 감소에 의해서만 이루어질 수 있다. 이것은 흔히 디지털 프로세서 시스템의 한정된 계산 출력 때문에 불충분한 방식으로만 가능하다.
본 발명은, 발생된 위상 지연을 가장 간단한 방식으로 보상하고자 하는 것이다.
본 발명에 따라서, 에러가 발생한 순서의 역순으로 신호 경로 중에 필터링, 샘플링 및 데드 타임에 대한 보상이 이루어진다(도 5 참조). 따라서, 신호의 후속 처리 시에 발생된 데드 타임의 보상이 먼저 처리된다. 상기 처리 프로세스를 신호 검출의 작업 내로 이동시킴으로써, 예를 들어 인터럽트 레이턴시 시간과 같은 데드 타임을 최소화 할 수 있다. 그러나, 이것은 비교적 높은 비용을 초래하므로, 본 발명에 따라서 데드 타임에 의해 야기된 위상 지연의 계산적인 보상을 제공하고자 한다. 도 3은 후속 처리시 데드 타임에 의해 발생된 신호 지연을 개략적으로 도시한다. 도 3에서 xk
-1 및 xk는 인터벌 t=k
ㆍ
T
A 동안 신호값을 표시한다. 지연 시간 TT(데드 타임)을 갖는 새로운 값 xk
+1이 유효하게 된다. 시간 TT동안 선행 값 xk
-1이 계산에 사용된다. 다음 샘플링 단계에서, 이로 인해 발생하는 에러를 보상하기 위하여, 값 xk이 x
k,kor
= (
x
k
-
x
k
-1
)
ㆍT
T
/T
A 로 보정된다. 이로써 보상된 신호 y
k
=
x
k
+
x
k,kor 혹은 y
k
1
=
x
k
(1 +
T
T
/T
A
) -
x
k
-1
ㆍT
T
/T
A 가 얻어진다. 이것은 데드 타임 TT동안 발생된 에러가 다음 샘플링 단계에서 반대 부호와 중첩됨으로써 보정되는 것을 의미한다.
도 4는 샘플링에 의해 발생된 위상 지연과 이 지연의 보정을 도시한다. 이 도면에서는 샘플링에 의해 안티-에일리어싱-필터(2)의 출력 신호 UF가 평균적으로 시간 TA/2만큼 지연됨을 알 수 있다. 여기서 보상의 목적은 시점 t에서 시점 t+TA/2에 대한 값을 미리 계산하는 것이다. 이것은 바람직하게는 식 s(t + T
A
/2)
s(t) + 1/2
ㆍ
[s(t) - s(t - T
A
)]의 선형 외삽법에 의해 형성한다.
본 발명에 따른 보상에 의해, 값 y
k2
= x
k
+ 1/2ㆍ(x
k
- x
k-1
)이 보정된 샘플링값으로서 얻어진다.
이하, 안티-에일리어싱-필터의 사용에 의해 발생되는 위상 지연의 보상을 상세히 설명한다.
PT1-필터로서 제작된 안티-에일리어싱-필터는 G
F
(s) = 1/(1 +
sT
F
)의 전달함수를 갖는다.
GF의 전달 거동은 역 함수 G
I
F
(s) = 1 +
sT
F 에 의해 보상될 수 있다.
이러한 연속 시간 전달 함수는 이산 시간 미분 방정식으로 변환될 수 있다. GI
F의 스텝 응답은 아래 수학식 1로 나타난다.
여기서, 
-1은 역 라플라스 변환(inverse Laplace transform)이고, δ(t)는 디락 함수(Dirac function)이다. gσ(t)의 이산 시간 함수는 g
σ
(kT
A
) = 1 + T
F
ㆍδ
(
kT
A
)이다.
이 함수의 z-변환은 G
σ
(z) = z/(z - 1) +
T
F
/T
A 이다. Gσ(z)는 스텝 응답의 z-변환이다. z-전달 거동은 Gσ(z)을 스텝 함수의 z-변환, 즉 σ
(z) = z/(z - 1)에 의해 나눔으로써 얻어진다.
따라서, 아래 수학식 2가 얻어진다.
이 방정식은 y에 대해, 수학식 3으로 풀이될 수 있다.
끝으로, 시간 영역으로의 재변환에 의해 미분 방정식 수학식 4가 얻어진다.
상술한 바와 같이, 본 발명에 따라서 필터링, 샘플링 및 데드 타임에 대한 보상은 위상 지연이 발생한 순서의 역순서로 신호 경로 중에서 이루어진다. 데드 타임-보상에 의해 신호 UA,K가, 후속하는 샘플링 보상에 의해 신호 UF,K가, 그리고 후속하는 필터링-보상에 의해 출력 신호 US,K가 발생된다(도 5 참조).
도 6은 상기 보상 기능을 실시하기 위한 블록 회로도를 도시한다. 연이어 직렬로 접속된 3개의 위상 보상 회로 블록(100, 110, 120)들을 볼 수 있으며, 각 블록은 3개의 병렬 신호 전달 채널(50, 51, 52와, 60, 61, 62와, 70, 71, 72)을 갖는다. 여기서, 지연부는 z-1로 표시되며, 입력된 신호를 하나의 샘플링 기간 TA만큼 지연시킨다. 승산부는 90 내지 95로 표시되며, 도시된 각 계수와의 승산을 수행한다. 또한, 가산 및 감산부(10, 11 ,12)가 제공된다. 이러한 보상 기능의 실시예에서, 작동 신호 UT가 처음에는(100에서) 변화되지 않은 채로 계수 TT/TA와 승산되고, 하나의 샘플링 기간만큼 지연되며, 계수 TT/TA와 승산되어 제 1 가산부(10)에 전달된다. 보상 신호 yk1 또는 UA,K에 해당하는 가산부(10)의 출력 신호는, 상응하는 방식으로 변화되지 않은 채로 계수 1/2와 승산되고, 또 다른 하나의 샘플링 기간만큼 지연되며, 계수 1/2과 승산되어 제 2 가산부(11)에 전달된다. 가산부(11)는 보상 신호 yk2에 상응하는 가산 신호를 발생시킨다. 출력 신호로서 신호 UF,X는 다시(120에서) 상응하는 방식으로, 즉 변화되지 않은 채로 계수 TT/TA와 승산되고, 또다른 하나의 샘플링 기간만큼 지연되며, 계수 TT/TA와 승산되어 제 3 가산부(12)에 전달된다. 상기 가산부는 보상 신호 yk3에 상응하는 신호를 발생시킨다. 가산부(12)의 출력 신호 US,K는 최종 보상된, 본 발명에 따른 출력 신호이다.
이 보상을 계산하기 위해서, 다음 수학식 5가 주어진다.
꺾쇠 괄호안에 포함된 항은 신호 검출 경로의 시스템 상수를 나타낸다. 따라서, 방정식은 수학식 6으로 나타낼 수 있다.
상기 식에서 값 UT(k - i), i= 0 내지 3 은 i 샘플링 기간만큼 지연된, 보상되지 않은 신호 UT를 나타낸다. 이 구조의 방정식은 도 7에 도시한 회로 장치에 의해 간단하게 실시될 수 있다. 여기에는 편의상, 입력 신호를 각각 하나의 샘플링 기간만큼 지연시키는 지연부 TA와, 값 UT(k - i)을 해당 계수 A, B, C, D와 승산하는 승산부(191 내지 194)가 도시된다. 계수 A, B, C, D와 승산된 신호는 가산부(30) 내에서 서로 승산된다.
도 7에 도시한 회로 장치는, 본 발명에 따른 위상 지연 보상을 실시하는데 필요한 계산 비용이 매우 낮기 때문에 매우 바람직한 것으로 나타났다. 신호를 지연시키고, 상기 지연된 신호를 시스템에 의해 미리 주어진 해당 상수 A, B, C, D와 승산하며, 얻어진 값을 가산하는 것만이 필요하다. 도 7에 도시한 회로 장치는 하드웨어뿐만 아니라 소프트웨어도 매우 저렴한 방식으로 실시될 수 있다.
도 7에 따른 보상 회로의 입력측에서 매우 신속한 신호 변화시 보상 신호에서 심한 변동이 발생하는 것을 막기 위하여, 샘플링 단계 내의 입력 신호 UT의 변화가 문턱값(anwdUBTmax)을 초과하면, 보정이 중단(스위치(40))된다. 입력 신호의 변화와 문턱값의 비교는 비교기(41)에 실시된다.
본 발명에 따른 위상 보상의 일반적인 적용을 도 8 내지 도 12를 참고로 상세히 설명한다. 바람직한 실시예에 따라, 예를 들어 커먼-레일-시스템의 엔진 제어 장치용의 배터리 전압을 검출할 때, 본 발명에 따른 위상 지연 보상을 실시한다. 배터리 전압이 특히 자기 밸브를 제어하는 전기 액추에이터에 공급된다. 배터리 전압의 변동에 의해, 자기 밸브 전류의 변동이 일어난다. 이러한 영향을 줄이기 위하여, 제어값을 실제 배터리 전압에 따라 상향 또는 하향 보정하는 배터리 전압 보정을 실시한다. 그렇지만, 배터리 전압 검출에서의 신호 지연에 의해, 상기 보정 기능이 심하게 영향을 받는다. 즉, 보정 시에, 배터리 전압 자체의 변동이 전류 변동을 일으킨다. 도시한 본 발명에 따른 보상에 의해, 상기 전류 변동이 최소화될 수 있다. 따라서, 예를 들어 커먼-레일-시스템 내에서 완만한 레일 압력 경과가 나타난다.
도 8은 차량의 시동 단계에서 시간에 대한 배터리 전압을 도시한다(신호 US). 또한, 도 8은 샘플링에 의해 얻어진 디지털 신호(본 발명에 따른 위상 보상 없음)를 도시한다(신호 UA).
도 9는 본 발명에 따른 위상 보상된 신호 US,K와 함께 신호 US를 도시한다. 여기서는, 본 발명에 따른 위상 보상에 의해, 배터리의 전압 출력 신호 US에 훨씬 더 정확하게 접근할 수 있음을 알 수 있다.
도 10은 도시한 배터리 전압 경과 UA(보상 없음)와 US,K(보상 있음)에 따른 자기 밸브 전류 I를 시간에 대해 도시한다. 여기서는, 본 발명에 따른 위상 보상을 통해 제공된 자기 밸브 전류가 훨씬 더 낮은 변동을 가짐을 알 수 있다.
도 11과 도 12를 참고로, 본 발명에 따른 위상 지연 보상을 추가로 설명한다. 여기서는, 신호 검출 경로에서 안티-에일리어싱-필터와 샘플링부를 통하여 발생된 신호를 시뮬레이션한다. 상기 안티-에일리어싱-필터의 필터 시상수 TF는 6ms이며, 상기 샘플링부의 샘플링 기간 TA는 10ms라고 가정한다. 도 11은 본 발명에 따른 위상 보상없이 발생된 위상 응답을 도시한다. 낮은 주파수(1Hz 미만)에서 이미 큰 위상 지연이 발생하는 것을 알 수 있다.
도 12에서는 본 발명에 따른 위상 보상된 신호 경로, 즉 안티-에일리어싱-필터 및 샘플링부를 포함하는 신호 경로, 안티-에일리어싱-필터의 보상, 및 샘플링부의 보상을 도시한다. 여기서는, 발생된 위상 지연의 실질적인 완전 보상이 약 7 내지 8 Hz의 주파수까지 가능한 것을 알 수 있다. 시동 과정 시에 발생되며 보통 5 내지 8 Hz의 범위에 있는 배터리 전압 변동은 매우 효과적인 방식으로 보상될 수 있다. 도 11과 12에서는, 본 발명에 따른 위상 보상이 위상 상승을 야기하며, 이에 따라, 데드 타임 증가를 야기하는 것을 알 수 있다.
Claims (13)
- 아날로그 출력 신호(US)를 이산 시간 샘플링할 때 발생되는 위상 지연을 보상하는 위상 지연 보상 방법으로서, 상기 출력 신호(US)는 샘플링 기간(T)을 갖는 샘플링 신호(UA)를 얻기 위해 안티-에일리어싱-필터(2)에 의해 그리고 후속해서 샘플링부(3)에 의해 신호 처리되는, 상기 위상 지연 보상 방법에 있어서,신호(UF,K)를 얻기 위해, 선행하는 샘플링 기간의 샘플링 신호를 고려해서, 상기 샘플링부(3)에 의해 발생된 샘플링 신호의 위상 지연을 보상하는 단계와,후속해서, 신호(US,K)를 얻기 위해, 안티-에일리어싱-필터의 필터 시상수(TF)와, 상기 샘플링부(3)의 샘플링 기간(TA)과, 선행하는 샘플링 기간의 샘플링 신호를 고려해서, 상기 안티-에일리어싱-필터(2)에 의해 발생된 샘플링 신호의 위상 지연을 보상하는 단계를 포함하는 것을 특징으로 하는, 위상 지연 보상 방법.
- 제 1 항에 있어서, 상기 샘플링 신호(UA)의 추가 위상 지연의 경우에, 특히 샘플링 신호의 후속 처리시 발생되어 데드 타임 지연된 샘플링 신호(UT)를 발생시키는 데드 타임(TT)에 의해 야기된 추가 위상 지연의 경우에, 데드 타임 보상된 샘플링 신호(UA,K)를 얻기 위해, 데드 타임(TT)과, 샘플링부의 샘플링 기간과, 선행하는 샘플링 기간의 샘플링 신호를 고려해서, 데드 타임에 의해 발생된 샘플링 신호(UT)의 위상 지연이 보상되며,추가의 위상 보상을 위하여, 상기 데드 타임 보상된 샘플링 신호(UA,K)가 청구항 제 1 항에 따른 위상 지연 보상되는 것을 특징으로 하는, 위상 지연 보상 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 샘플링부(3)에 의해 발생되며 φA = -ωㆍ1/2ㆍTA = -2ㆍπㆍfㆍTA/2 = -πㆍfㆍTA 형태로 표시될 수 있는 위상 지연은 yk,2 = xk + 1/2ㆍ(xk - xk-1) 형태의 보정값을 사용한 선형 외삽법에 의해 보정되고, 상기 식에서 f는 신호 주파수, TA는 샘플링부(3)의 샘플링 기간, xk-1 및 xk는 연속하는 샘플링 기간들 TT,k-1, TT,k에서 샘플링 신호값인 것을 특징으로 하는, 위상 지연 보상 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 안티-에일리어싱-필터(2)에 의해 발생되며 φF = -arctan(2ㆍπㆍfㆍTF) 형태로 표시될 수 있는 위상 지연은, yk,3 = xk + TF/TAㆍ(xk - xk-1) 형태의 보정값에 의해 보정되고, 상기 식에서 TF는 안티-에일리어싱-필터의 필터 시상수인 것을 특징으로 하는, 위상 지연 보상 방법.
- 제 2 항에 있어서, 상기 데드 타임(TT)에 의해 발생되며 φV = -arctan(2πfTF) - πfTA - 2πfTT 의 형태로 표시될 수 있는 위상 지연은 yk,1 = xk(1 + TT/TA) - xk-1ㆍ(TT/TA) 형태의 보정값에 의해 보정되는 것을 특징으로 하는, 위상 지연 보상 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 개별 위상 지연 보상은 연속적으로 실시되며, 그 결과 샘플링 신호(UA, UT)를 보정하기 위하여 하나의 샘플링 기간 동안 2개 또는 3개의 선행하는 샘플링 기간들의 샘플링 신호들이 고려되는 것을 특징으로 하는, 위상 지연 보상 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 개별 위상 지연 보상은 위상 지연이 발생하는 순서의 역순으로 실시되는 것을 특징으로 하는, 위상 지연 보상 방법.
- 출력 신호(US)를 이산 시간 샘플링할 때 발생되는 위상 지연을 보상하는 위상 지연 보상 장치로서, 상기 출력 신호(US)는 신호(UF)를 얻기 위해 안티-에일리어싱-필터에 의해 그리고 후속해서 신호(UA)를 얻기 위해 샘플링부에 의해 처리되는, 상기 위상 지연 보상 장치에 있어서,선행하는 샘플링 기간의 샘플링 신호를 고려해서, 샘플링부(3)에 의해 발생된 샘플링 신호의 위상 지연을 보상하는 수단(110, z-1; 191 내지 194, 30)과,상기 안티-에일리어싱-필터(2)의 필터 시상수(TF)와, 샘플링부의 샘플링 기간(TT)과, 선행하는 샘플링 기간의 샘플링 신호를 고려해서, 안티-에일리어싱-필터(2)에 의해 발생된 샘플링 신호의 위상 지연을 보상하는 수단(120, z-1; 191 내지 194, 30)을 포함하는 것을 특징으로 하는, 위상 지연 보상 장치.
- 제 8 항에 있어서, 데드 타임 보상된 샘플링 신호(UA,K)를 얻기 위해, 데드 타임(T)과, 샘플링 기간(TA)과, 선행하는 샘플링 기간의 샘플링 신호를 고려해서, 샘플링 신호의 후속 처리 시에 발생하는 데드 타임(TT)에 의해 발생된 샘플링 신호의 위상 지연을 보상하는 수단(120, z-1; 191 내지 194, 30 )과,추가의 위상 보상을 위하여, 상기 데드 타임 보상된 샘플링 신호(UA,K)를 청구항 제 8 항에 따른 위상 지연 보상 수단에 공급하기 위한 수단을 포함하는 것을 특징으로 하는, 위상 지연 보상 장치.
- 제 8 항 또는 제 9 항에 있어서, 상기 샘플링부(3) 또는 안티-에일리어싱-필터(2) 또는 후속 처리 데드 타임(TT)에 의해 발생된 위상 지연을 보상하는 수단(100, 110, 120)은 각각 다수의 병렬 신호 전달 채널들(50, 51, 52; 60, 61, 62; 70, 71, 72)을 가지며,제 1 신호 전달 채널(5, 62, 72)은 불변 샘플링 신호를 전달하는데 사용되고, 제 2 신호 전달 채널(51; 61; 71)은 승산부(91, 93, 95)를 구비하며, 하나의 계수와 승산된 샘플링 신호를 전달하는데 사용되고, 제 3 신호 전달 채널(50, 60, 70)은 지연부(z-1)와 승산부(90, 92, 94)를 구비하며, 하나의 샘플링 기간만큼 지연되고 하나의 계수와 승산된 샘플링 신호를 가산부(10; 11; 12)에 전달하는데 사용되는 것을 특징으로 하는, 위상 지연 보상 장치.
- 제 10 항에 있어서, 상기 샘플링부(3) 또는 안티-에일리어싱-필터(2) 또는 후속 처리 데드 타임(TT)에 의해 발생된 위상 지연을 보상하기 위한 수단(100, 110, 120)은, 선행하는 3개의 샘플링 기간의 보상되지 않은 샘플링 신호(UT)를 고려해서, 위상 보상된 출력 신호(US,K)가 얻어지도록 차례대로 접속되는 것을 특징으로 하는, 위상 지연 보상 장치.
- 제 9 항에 있어서, US,K(k) = AㆍUT(k) + BㆍUT(k-1) + CㆍUT(k-2) + DㆍUT(k-3) 형태의 위상 보상된 샘플링 신호(US,K)를 얻기 위한 위상 보상을 실시하기 위해, 다수의 직렬 접속된 지연부(z-1)와, 상기 지연부와 그리고 서로 병렬로 접속된 승산부(191 내지 194)와, 상기 승산부(191 내지 194)의 출력 신호를 가산하기 위한 가산부(30)를 포함하며, 상기 식에서 UT(k-i, i = 0, 1, 2, 3)는 i 샘플링 기간만큼 지연된, 보상되지 않은 샘플링 신호(UT)를 나타내며, A, B, C, D는 신호 샘플링 경로의 시스템 상수들을 나타내는 것을 특징으로 하는, 위상 지연 보상 장치.
- 제 12 항에 있어서, 하나의 샘플링 기간 내에서 입력 신호의 변화가 문턱값(anwdUBTmax)을 초과하는 경우에 위상 보상을 중단하는 수단(40, 41)을 더 포함하는 것을 특징으로 하는, 위상 지연 보상 장치.
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