KR20010034286A - 위상 지연 보상 방법 및 장치 - Google Patents

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KR20010034286A
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Abstract

본 발명은 아날로그 출력 신호(US)를 이산 시간 스캐닝할 때 발생된 위상 지연을 보상하는 보상 방법에 관한 것으로서, 여기서 상기 출력 신호(US)는, 스캐닝 주기를 갖는 스캐닝 신호(UA)를 유지하도록, 안티-앨리어싱-필터(2)를 통하여, 그후 스캐닝부(3)를 통하여 신호 처리가 적용되며, 다음과 같은 단계, 즉,
- 신호 유지를 위하여, 선행하는 스캐닝 주기의 스캐닝 신호를 고려함으로써, 스캐닝부(3)를 통하여 발생된 스캐닝 신호의 위상 지연을 보상하는 보상 단계와,
- 그후, 신호 유지를 위하여, 안티-앨리어싱-필터의 필터 시상수와, 스캐닝부(3)의 스캐닝 주기와, 선행하는 스캐닝 주기의 스캐닝 신호를 고려함으로써, 안티-앨리어싱-필터(2)를 통하여 발생된 스캐닝 신호의 위상 지연을 보상하는 보상 단계를 갖는다.

Description

위상 지연 보상 방법 및 장치{Method and device for compensating phase delays}
수많은 기술 응용 분야에 있어서, 아날로그 상태로 존재하는 센서 신호를 디지털 신호로 변조할 필요가 있다. 이 목적을 위해 사용된 신호 검출 루프(signal detecting loop)의 각 부품들을 통하여, 최초의 아날로그 신호와 처리될 디지털 신호 사이에 지연(delay)이 발생하게 된다.
DE-OS 195 14 410호에는 펄스화된 양을 검출하기 위한 장치가 공지되어 있으며, 이 장치는 신호를 파동없이 유지하기 위해, 아날로그 회로로서 구성된 전자식 필터를 구비하고, 미분 및 지연을 위한 적어도 하나의 제 1 부품과 미분 및 지연된 신호의 승산(multiplication)을 위한 제 2 부품을 포함하며, 안정된 출력 신호를 발생하기 위하여 필터링되지 않은 신호로부터 필터링된 신호를 감산할 수 있는 감산 단계를 갖는다. 이 출원서는 펄스 입력 신호의 안정을 목적으로 하며, 디지털 신호를 아날로그 신호로 변조하기 위한 신호 검출 루프 내에서 위상 지연에 의해 발생되는 신호 에러와는 무관하다.
본 발명은 특허 청구항 제 1 항 및 제 8 항의 전제부에 따른 위상 지연 보상 방법과 장치에 관한 것이다.
도 1은 아날로그 센서 신호를 스캐닝하기 위한 신호 검출 루프를 도시한 블록 회로도.
도 2는 스캐닝부에 의한 스캐닝을 통하여 발생된 위상 지연을 도시한 그래프.
도 3은 추가 처리시 데드 타임을 통하여 발생된 신호 지연을 도시한 그래프.
도 4는 스캐닝 지연의 본 발명에 따른 보상을 도시한 그래프.
도 5는 전체 위상 보상의 구조를 도시한 블록 다이어그램.
도 6은 본 발명에 따른 위상 보상을 계산적으로 실시하기 위한 바람직한 장치를 도시한 도면.
도 7은 본 발명에 따른 위상 보상을 계산적으로 실시하기 위한 다른 바람직한 장치를 도시한 도면.
도 8은 차량의 시동 과정 동안 배터리 전압의 진행 과정을 도시한 그래프.
도 9는 본 발명에 따른 위상 보상 후에 도 8에 따른 배터리 전압을 도시한 그래프.
도 10은 본 발명에 따른 위상 보상이 있을 때와 없을 때의 상응하는 전류 진행 과정을 도시한 그래프.
도 11은 본 발명에 따른 위상 보상이 없을 때, 안티-앨리어싱-필터와 스캐닝부를 갖는 신호 구간의 시뮬레이션 위상 진행을 도시한 그래프.
도 12는 본 발명에 따른 위상 보상이 있을 때, 안티-앨리어싱-필터와 스캐닝부를 갖는 신호 구간의 시뮬레이션 위상 진행을 도시한 그래프.
본 발명의 목적은, 간단한 방식으로, 다시 말해서 가능한 낮은 배선 비용으로, 아날로그 출력 신호를 이산 시간 스캐닝(time discrete scanning)할 때 발생되어 스캐닝된 디지털 신호에 에러를 유발하는 위상 지연을 보상하고자 하는 것이다.
상기 목적은 특허 청구항 제 1 항과 제 8 항의 특징을 갖는 위상 지연 보상 방법과 장치를 통하여 해결된다.
본 발명에 따라서, 아날로그 출력 신호를 이산 시간 스캐닝할 때 발생된 위상 지연의 효과적인 보상을 간단히 실시한다. 신호 처리에 기초하여, 안티-앨리어싱-필터(anti-alias-filter)를 통하여, 혹은 스캐닝부를 통하여 발생하는 위상 지연은, 본 발명에 따라서 위상 지연이 발생한 순서의 역순으로 재차 보상된다.
본 발명의 바람직한 실시예는 종속 청구항에 기재되어 있다.
합목적적인 방식으로, 데드 타임(dead time), 특히 스캐닝 신호를 추가로 처리할 때 발생되며 데드 타임 지연 스캐닝 신호를 발생시키는 데드 타임과, 데드 타임에 의해 발생된 스캐닝 신호의 위상 지연 보상을 통한 스캐닝 신호의 추가 위상 지연의 경우에, 데드 타임 보상 스캐닝 신호를 유지하도록 데드 타임과 스캐닝부의 스캐닝 주기를 고려하여 실시되며, 여기서 이 데드 타임 보상 스캐닝 신호는 청구항 제 1 항에 따른 위상 변위 보상에 추가의 위상 보상이 적용된다. 본 발명에 따라서, 신호의 스캐닝과 이것의 추가 사용(예를 들어, 제어기 혹은 보정 함수의 사용) 사이에 발생되어 보상되는 효과적인 방식으로 위상 지연이 가능하다.
합목적적인 방식으로, 스캐닝부를 통하여 발생되며 φA= -ωㆍ1/2ㆍTA= -2ㆍπㆍfㆍTA/2 = -πㆍfㆍTA형태로 표시될 수 있는 위상 지연은, yk,2= xk+ 1/2ㆍ(xk- xk-1) 형태의 보정값을 통하여 선형 외삽법(linear extrapolation)에 의해 보정되며, 여기서 f는 신호 주파수, TA는 스캐닝부의 스캐닝 주기, xk-1및 xk는 연이은 스캐닝 주기 TT,k-1, TT,k에서의 스캐닝 신호값이다. 이 보정은 비교적 저렴하게 계산적으로 실시되며, 스캐닝부에서 발생된 일반적 위상 지연을 매우 양호하게 나타낸다.
또한, 합목적적으로, 안티-앨리어싱-필터를 통하여 발생되며 φF= -arctan(2ㆍπㆍfㆍTF)의 형태로 표시될 수 있는 위상 지연은, yk,3= xk+ TF/TAㆍ(xk- xk-1) 형태의 보정값을 통하여 보정되며, 여기서 TF는 안티-앨리어싱-필터의 필터 시상수이다. 또한, 이 보정은 저렴한 방식으로 실시되며, 충분한 정확도를 가지고 안티-앨리어싱-필터를 통하여 발생된 위상 지연을 보상한다.
또한, 본 발명에 따른 바람직한 실시예에 따라서, 데드 타임(TT)을 통하여 발생되며 φV= -arctan(2πfTF) - πfTA- 2πfTT의 형태로 표시될 수 있는 위상 지연은, yk,1= xk(1 + TT/TA) - xk-1ㆍ(TT/TA) 형태의 보정값을 통하여 보정되며, 여기서 TT는 데드 타임이다. 명확하게, 이것은 데드 타임 TT동안 발생된 에러가 반대 부호를 갖는 다음 스캐닝 단계에서 스캐닝 신호와 중첩되어 보정되는 것을 의미한다. 또한, 이 보상은 양호한 보정 결과를 이끌며 간단한 방식으로 실시된다.
합목적적인 방식으로, 개별 위상 지연 보상은 연속적으로 실시되며, 그 결과, 스캐닝 신호를 보정하기 위하여 하나의 스캐닝 주기동안 둘 혹은 세 개의 선행 스캐닝 주기의 스캐닝 신호들이 함께 고려된다.
여기서, 본 발명에 따른 개별 위상 지연 보상은 위상 지연이 발생하는 순서의 역순으로 실시되어, 또한 부분 보상 신호를 처리할 수 있다.
위상 지연을 보상하기 위한 본 발명에 따른 장치의 바람직한 실시예에 따라서, 스캐닝부 및 안티-앨리어싱-필터를 통하여, 혹은 추가 처리 데드 타임을 통하여 발생된 위상 지연을 보상하는 수단은 각각 3개의 병렬 신호 전달 채널을 가지며, 이때, 신호 전달 채널로서, 불변 스캐닝 신호를 전달하는 제 1 신호 전달 채널과, 승산부를 구비하며 하나의 계수가 승산된 스캐닝 신호를 전달하는 제 2 신호 전달 채널과, 지연부와 승산부를 구비하며, 스캐닝 주기만큼 지연되고 하나의 계수가 승산된 스캐닝 신호를 가산부에 전달하는 제 3 신호 전달 채널을 구비한다. 이와 같은 구조를 통하여 본 발명에 따른 위상 보상이 회로 계산적으로 간단하면서 확실한 방식으로 실시될 수 있다.
여기서, 합목적적으로, 스캐닝부 및 안티-앨리어싱-필터를 통하여, 혹은 추가 처리 데드 타임을 통하여 발생된 위상 지연을 보상하기 위한 수단은, 선행하는 3개의 스캐닝 주기의 비보상 스캐닝 신호를 고려함으로써, 위상 보상 출력 신호가 함께 얻어지는 형태로 차례대로 접속된다.
본 발명에 따른 장치의 바람직한 다른 실시예에 따라서, 본 장치는 US,K((k) = AㆍUT(k) + BㆍUT(k-1) + CㆍUT(k-2) + DㆍUT(k-3) 형태의 위상 보상 스캐닝 신호를 유지하기 위하여, 3개의 직렬 접속 지연부와, 이 지연부와 나란하게 상호 교차된 승산부와, 이 승산부의 출력 신호를 가산하기 위한 가산부를 구비하며, 여기서, UT(k-i, i = 0, 1, 2, 3)는 i번째 스캐닝 주기만큼 지연되며 보상되지 않은 스캐닝 신호를 나타내고, A, B, C, D는 신호 스캐닝 경로의 시스템 상수를 나타낸다. 본 발명을 통하여, 시스템 상수 A, B, C, D가 미리 결정될 수 있고 불규칙적으로 새롭게 계산되어야 하기 때문에, 저렴한 계산 비용으로 본 발명에 따른 위상 보상을 실시할 수 있다.
본 발명에 따른 장치의 다른 바람직한 실시예에 따라서, 본 장치는, 스캐닝 주기 내에서 입력 신호의 변화가 임계값을 초과하는 경우에 본 발명에 따른 위상 보상을 중단하는 수단을 갖는다. 이로 인하여, 보상 신호가 입력되어 신호가 매우 신속하게 변화할 때 보상 신호에서 강한 편차가 발생하는 것을 효과적으로 방지할 수 있다.
이하에서, 본 발명을 첨부한 도면에 따라 개별적으로 설명한다.
도 1에는 아날로그 센서 출력 신호(US)를 디지털 신호(UT)로 변조하기 위해 사용되는 신호 검출 루프의 개별 부품들을 도시한다.
센서(1)는 출력 신호(US)를 발생한다. 도면부호 2는, 이하의 신호 스캐닝에 의해 앨리어스 효과를 방지하기 위하여 사용되는 안티-앨리어싱-필터를 나타낸다. 안티-앨리어싱-필터는 보통 저역 필터로서 이루어진다. 스캐닝-이론을 실시하기 위하여 fg＜1/2ㆍfA로 표시되어야 하며, 여기서 fg는 저역으로서 형성된 안티-앨리어싱-필터(2)의 한계 주파수이며, fA는 다음 스캐닝부(3)의 스캐닝 주파수이다. 가장 간단한 경우에, 이 저역 필터는 전달 함수 GTP(s)=1/(1+sㆍTF)를 갖는 PT1-부품(비례-데드 타임-부품)이다. 여기서, 합성 주파수 변수 s 는 σ+jω이며, TF는 필터 시상수이다. 이와 같은 저역 필터의 위상 지연은 φF=-arctan(2ㆍπㆍfㆍTF)이다. 안티-앨리어싱-필터(2)의 출력 신호는 UF로 표시된다.
안티-앨리어싱-필터(2)에 이어서 접속된 스캐닝부 혹은 샘플-부품(3)에서는 분할된 시간 함수 t=kㆍTA에 대한 신호값이 스캐닝되며, 여기서 k=0, 1, 2, 3,...이고, TA는 스캐닝부(3)의 스캐닝 주기이다. 스캐닝부의 출력 신호는 UA로 표시된다. 도 2에는 스캐닝 원리가 나타나 있다. 이 도면에서는 신호 UA의 평균 전압 UA가 UF에 대하여 스캐닝 주기의 절반만큼 지연되는 것을 알 수 있다. 여기서, 위상 지연은 φA= -ωㆍ1/2ㆍTA= -2ㆍπㆍfㆍTA/2 = -πㆍfㆍTA형태로 표시된다. 신호 UA는 선행하는 고유 디지털 신호의 추가 처리를 나타낸다. 그렇지만, 스캐닝-작업과 다음에 이어지는 작업, 예를 들어 제어기-작업 사이에서 이루어지는 지연에 기초하여 스캐닝과 신호값 UA의 추가 사용 사이(스캐닝과 다음에 이어지는 함수 사이의 데드 타임)에 시간 지연이 발생한다. 이 위상 지연은 φT= -ωㆍTT= -2ㆍπㆍfㆍTT이다. 이 때문에 결국에 발생된 데드 타임 지연 신호(작동 신호)가 도 1에서 UT로 표시된다. 이러한 위상 지연이 발생되는 신호 검출 방법의 단계는 도면부호 4로 표시된다.
그러므로, 신호 검출 구간(2, 3, 4)에 기초하여 발생된 센서 출력 신호(US)의 신호 지연은 전체적으로 φV= -arctan(2πfTF) - πfTA- 2πfTT에 해당한다.
비교적 낮은 위상 지연은 아날로그 신호(US)와 작동 신호(UT) 사이의 에러에 영향을 미친다. Ue(t) = Sㆍsin(ωt)이면, 위상 지연은 UT(t) = Tㆍsin(ωt-φV)이며, 여기서 S및 T는 신호 US및 UT의 진폭이다.
에러는 Ue(t) = Sㆍsin(ωt) - Tㆍsin(ωt-φV)이다. 이것은 작은 신호 감쇠로부터 간단하게 이루어질 수 있으며, 그 결과 T= S가 대체될 수 있다.
이로써, Ue(t) = Sㆍ[sin(ωt) - sin(ωt - φV)] = 2ㆍ Sㆍsin(φV/2)ㆍcos(ωt - φV/2)가 된다.
이 때문에, 에러의 진폭은 신호 진폭 S와 위상 지연 φV을 통하여 결정된다. 그렇지만, 에러의 감소는 단지 위상 지연을 감소함으로써 얻어질 수 있다. 그렇지만, 이것은 흔히 디지털 프로세스 시스템의 한정된 계산 출력에 기초하여 불충분한 방식으로만 가능하다.
본 발명은, 발생된 위상 지연을 가장 간단한 방식으로 보상하고자 하는 것이다.
본 발명에 따라서, 에러가 발생한 순서의 역순으로 신호 경로 중에 필터링, 스캐닝 및 데드 타임 보상이 함께 이루어진다(도 5 참조). 이 때문에, 먼저 신호의 추가 처리시 발생된 데드 타임의 보상이 다루어진다. 이것은, 예를 들어 인터럽트-잠복 시간과 같은 신호 검출 데드 타임의 작업 중에 처리 프로세스를 사용함으로써 최소로 할 수 있다. 그러나, 이것은 비교적 높은 비용을 초래하게 되어, 결과적으로 본 발명에 따라서 데드 타임을 통하여 발생된 위상 지연의 계산적인 보상을 처리하고자 하는 것이다. 도 3에서는 추가 처리시 데드 타임을 통하여 발생된 신호 지연을 개략적으로 도시한다. 도 3에서 xk-1및 xk는 t=kㆍTA사이의 신호값을 표시한다. 이 도면에서 지연 시간 TT(데드 타임)을 갖는 새로운 값 xk+1이 효과적임을 알 수 있다. 시간 TT는 선행하는 값 xk-1로 계산된다. 다음의 스캐닝 단계에서는, 발생된 에러를 보상하기 위하여, 값 xk이 xk,kor= (xk- xk-1)ㆍTT/TA로 보정된다. 이로써 보상된 신호 yk= xk+ xk,kor혹은 yk1= xk(1 + TT/TA) - xk-1ㆍTT/TA가 얻어진다. 명백하게, 이것은 데드 타임 TT동안 만들어진 에러가 다음의 스캐닝 단계에서 반대 부호가 중첩되어 보정되는 것을 의미한다.
도 4에서는 스캐닝을 통하여 발생된 위상 지연과 이 지연의 보정을 도시한다. 이 도면에서는 스캐닝을 통하여 안티-앨리어싱-필터(2)의 출력 신호 UF가 평균 시간 TA/2만큼 지연됨을 알 수 있다. 여기서 보상의 목적은 시점 t에 대하여 시점 t+TA/2의 값을 미리 계산하고자 하는 것이다. 이것은, 합목적적인 방식으로 선형 외삽법을 통하여 s(t + TA/2)s(t) + 1/2ㆍ[s(t) - s(t - TA)]의 형태를 형성한다.
보정 스캐닝값으로서는 본 발명에 따라 yk2= xk+ 1/2ㆍ(xk- xk-1)의 값을 보상함으로써 얻어지다.
다음으로, 안티-앨리어싱-필터를 사용함으로써 발생된 위상 지연의 보상을 개별적으로 설명한다.
PT1-필터로서 제작된 안티-앨리어싱-필터는 GF(s) = 1/(1 + sTF)의 전달함수를 포함한다.
GF의 전달 거동은 GI F(s) = 1 + sTF역함수에 의해 보상될 수 있다.
이러한 시간 연속 전달 함수는 시분할 미분 방정식으로 전달될 수 있다. GI F의 스텝값은 아래 수학식 1로 나타난다.
여기서, -1은 라플라스-역변환이고, δ(t)는 다이랙-함수이다. gσ(t)의 시분할 함수는 gσ(kTA) = 1 + TFㆍδ(kTA)이다.
이 함수의 z-변환은 Gσ(z) = z/(z - 1) + TF/TA이며, 여기서 Gσ(z)는 스텝값의 z-변환이다. z-전달 거동은 Gσ(z)는 스텝 함수의 z-변형, 즉 σ(z) = z/(z - 1)을 통하여 제산되어 얻어진다.
이로써, 아래 수학식 2가 얻어진다.
GI F(z) = Gσ(z)/σ(z) = 1 + (z - 1)/zㆍTF/TA={z(1 + TF/TA) - TF/TA}/z = y(z)/x(z).
이 방정식은 y에 대해, 수학식 3으로 풀이될 수 있다.
y(z) = x(z)ㆍ(1 + TF/TA) - Z-1ㆍTF/TAㆍx(z).
이어서, 시간 영역에서 역변환을 통하여 미분 방정식 수학식 4가 얻어진다.
yk3= xk+ TF/TAㆍ(xk- xk-1).
상술한 바와 같이, 본 발명에 따라서 필터링, 스캐닝 및 데드 타입을 위한 보상은 위상 지연이 발생한 순서의 역순서로, 혹은 신호 경로 중에 발생된 순서의 역순으로 적분된다. 데드 타임-보상을 통한 신호 UA,K와, 다음 단계의 스캐닝 보상을 통한 신호 UF,K와, 이어서 필터링-보상을 통한 출력 신호 US,K가 얻어진다(도 5 참조).
도 6에서는 상기 보상 함수를 실시하기 위한 블록 회로도를 도시한다. 연이어 직렬로 접속된 3개의 위상 보상 회로 블록도(100, 110, 120)들을 볼 수 있으며, 여기서, 각 블록도는 3개의 병렬 신호 전달 채널(50, 51, 52와, 60, 61, 62와, 70, 71, 72)을 갖는다. 여기서, 지연부는 z-1로 표시되며, 입력된 신호는 스캐닝 주기 TA만큼 지연된다. 승산부는 90 내지 95로 표시되며, 도시된 각 계수로서 승산한다. 또한, 가산부 및 감산부(10, 11 ,12)가 제공된다. 보상 함수의 이러한 실시에 따라서, 처음에는 작동 신호 UT가 변화되지 않지만, 이후에 계수 TT/TA로 승산되고, 혹은 스캐닝 주기만큼 지연되며, 계수 TT/TA로 승산되어 제 1 가산부(10)에 전달된다. 보상 신호 yk1혹은 UA,K에 해당하는 가산부(10)의 출력 신호는, 해당 방식으로 변화하지 않으며 계수 1/2로 승산되어 제 2 가산부(11)에 전달된다. 가산부(11)는 보상 신호 yk2를 발생하는 가산 신호를 발생시킨다. 출력 신호로서 신호 UF,X는 전체적으로 영향을 미치며, 반복(120회)하여 해당하는 방식으로, 즉 변화되지 않으며, 이후에 계수 TT/TA로 승산되어 추가의 스캐닝 주기만큼 지연되고, 계수 TT/TA가 승산되어 제 3 가산기(12)에 전달되는 데, 이 가산기는 보상 신호 yk3에 상응하는 신호를발생시킨다. 가산부(12)의 출력 신호는 최종적으로 보상된 본 발명에 따른 출력 신호를 나타낸다.
이 보상을 계산하기 위해서, 다음 수학식 5가 주어진다.
US,K(k) = UT(k)ㆍ[1.5 + 1.5ㆍTT/TA+ 1.5ㆍTF/TA+ 1.5ㆍTTTF/T2 A] - UT(k - 1)ㆍ[0.5 + 2ㆍTT/TA+ 2ㆍTF/TA+ 3.5ㆍTTTF/T2 A] + UT(k - 2)ㆍ[0.5ㆍTT/TA+ 0.5ㆍTF/TA+ 2.5ㆍTTTF/T2 A] - UT(k - 3)ㆍ[0.5ㆍTTTF/T2 A] .
꺾쇠 괄호안에 포함된 항은 신호 검출 경로의 시스템 상수를 나타낸다. 그러므로, 방정식은 수학식 6으로 풀이된다.
US,K(k) = AㆍUT(k) + BㆍUT(k-1) + CㆍUT(k-2) + DㆍUT(k-3).
UT(k - i) 값은 0 내지 3을 갖는 i의 스캐닝 주기만큼 지연된 보상되지 않은 신호 UT를 나타낸다. 이 구조의 방정식은 도 7에 도시한 회로 장치를 통하여 간단하게 실시된다. 여기서, 입력 신호를 각각 스캐닝 주기만큼 지연시키는 지연부 TA와, 값 UT(k - i)을 해당 계수 A, B, C, D로 승산하는 승산부(191 내지 194)로 인하여 단일성이 가능하다. 계수 A, B, C, D로 승산된 신호는 가산부(30) 내에서 서로 승산된다.
도 7에 도시한 회로 장치는, 본 발명에 따른 위상 지연 보상을 실시하는 데 있어서 필요한 계산 비용이 매우 낮기 때문에 매우 유리한 장치로서 나타난다. 본 장치는, 단지 신호 지연을 실시하고, 시스템을 통하여 결정된 해당 상수 A, B, C, D를 승산하며, 유지된 값을 추가하기 위해서 필요하다. 도 7에 도시한 회로 장치는 하드웨어뿐만 아니라 소프트웨어 제작에서도 매우 저렴한 방식으로 실시될 수 있다.
도 7에 따른 보상 회로의 입력측에서 매우 신속한 신호 변화시 보상 신호 내에 강한 편차가 발생하는 것을 방지하기 위하여, 스캐닝 단계 내의 입력 신호 UT의 변화가 임계값을 초과할 때, 스캐닝 단계의 보정이 중단(스위치(40))된다. 여기서, 입력 단계의 변화와 임계값의 비교는 비교기(41)에 실시된다.
본 발명에 따른 위상 보상의 일반적인 사용 방법을 도 8 내지 도 12를 고려하여 개별적으로 설명한다. 바람직한 실시예에 따라, 예를 들어 공동-레일-시스템의 모터 제어 장치와 같은 배터리 전압을 검출할 때, 본 발명에 따른 위상 지연 보상을 실시한다. 배터리 전압을 통하여 전기 제어부에 전기가 제공되며, 이 제어부는 자기 밸브를 제어한다. 배터리 전압의 편차로 인하여, 자기 밸브 전류에 편차가 발생한다. 이러한 영향을 줄이기 위하여, 제어값을 실제 배터리 전압에 상응하게 상하로 보정한다. 그렇지만, 배터리 전압 검출에서의 신호 지연을 통하여, 이 보정 함수는 강하게 영향을 받을 수 있다. 이것은 배터리 전압의 편차가 스스로 전류 편차에 대해 보정되는 것을 의미한다. 도시한 본 발명에 따른 보상을 통하여 이 전류 편차는 강하게 줄어들 수 있다. 이것은, 예를 들어 공동-레일-시스템 내에서 유연한 레일 압력 경과를 이끈다.
도 8에는 시간에 대하여 차량의 초기 위상에서의 배터리 전압이 적용(신호 US)된다. 또한, 도 8에는 스캐닝을 통하여 유지된 디지털 신호(본 발명에 따른 위상 보상이 없음)를 도시한다.
도 9에는 본 발명에 따른 위상 보상 신호 US,K와 함께 신호 US를 도시한다. 여기서는, 본 발명에 따른 위상 보상에 의해 배터리의 전압 출력 신호 US에 실질적으로 정확하게 접근할 수 있음을 알 수 있다.
도 10에는 도시한 배터리 전압 경과 UA(보상 없음)와 US,K(보상 있음)에 따라서 시간에 대한 자기 밸브 전류 I를 도시한다. 여기서는, 본 발명에 따른 위상 보상을 통하여 실질적으로 낮은 편차가 가능한 것을 알 수 있다.
도 11과 도 12를 참조하여, 본 발명에 따른 위상 지연 보상을 추가로 설명한다. 여기서는, 신호 검출 구간에 있어서 안티-앨리어싱-필터와 스캐닝부를 통하여 발생된 신호를 시뮬레이션한다. 안티-앨리어싱-필터의 필터 시상수 TF는 6ms이며, 스캐닝부의 스캐닝 주기 TA는 10ms가 주어진다. 도 11은 본 발명에 따른 위상 보상없이 발생된 위상 진행을 도시한다. 낮은 주파수(약 1Hz)에 있어서는 위상 지연이 현저하게 발생하는 것을 알 수 있다.
도 12에서는 본 발명에 따른 위상 보상 신호 구간의 위상 진행과, 안티-앨리어싱-필터 및 스캐닝부의 신호 구간과, 안티-앨리어싱-필터의 보상 및 스캐닝부의 보상을 도시한다. 여기서는, 발생된 위상 지연의 실질적 완전 보상이 약 7 내지 8의 주파수까지 가능한 것을 알 수 있다. 시동 과정시에 발생되며 보통 5 내지 8 Hz의 영역에 존재하는 배터리 전압 편차는 매우 효과적인 방식으로 보상될 수 있다. 도 11과 12에서는, 본 발명에 따른 위상 지연이 위상 상승을 야기하며, 이로 인하여 발생된 데드 타임 증가를 야기하는 것을 알 수 있다.

Claims (13)

  1. 스캐닝 주기(T)를 갖는 스캐닝 신호(UA)를 유지하도록, 안티-앨리어싱-필터(2)를 통하여, 그후 스캐닝부(3)를 통하여 신호 처리가 적용되는 아날로그 출력 신호(US)를 이산 시간 스캐닝할 때 발생된 위상 지연을 보상하는 위상 지연 보상 방법에 있어서,
    신호(UF,K) 유지를 위하여, 선행하는 스캐닝 주기의 스캐닝 신호를 고려함으로써, 스캐닝부(3)를 통하여 발생된 스캐닝 신호의 위상 지연을 보상하는 보상 단계와,
    그후, 신호(US,K) 유지를 위하여, 안티-앨리어싱-필터의 필터 시상수(TF)와, 스캐닝부(3)의 스캐닝 주기(TA)와, 선행하는 스캐닝 주기의 스캐닝 신호를 고려함으로써, 안티-앨리어싱-필터(2)를 통하여 발생된 스캐닝 신호의 위상 지연을 보상하는 보상 단계를 포함하는 것을 특징으로 하는 위상 지연 보상 방법.
  2. 제 1 항에 있어서, 상기 스캐닝 신호(UA)의 추가 위상 지연의 경우에, 데드 타임 보상 스캐닝 신호(UA,K)를 유지하기 위하여, 데드 타임(TT)과, 스캐닝부의 스캐닝 주기와, 선행하는 스캐닝 주기의 스캐닝 신호를 고려함으로써, 특히 스캐닝 신호의 추가 처리시 발생되며 데드 타임 지연 스캐닝 신호(UT)를 발생시키는 데드 타임(TT)에 의해, 데드 타임을 통하여 발생된 스캐닝 신호(UT)의 위상 지연이 보상되며,
    추가의 위상 보상을 위하여, 상기 데드 타임 보상 스캐닝 신호(UA,K)가 청구항 제 1 항에 따른 위상 변위 보상에 적용되는 것을 특징으로 하는 위상 지연 보상 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 스캐닝부(3)를 통하여 발생되며 φA= -ωㆍ1/2ㆍTA= -2ㆍπㆍfㆍTA/2 = -πㆍfㆍTA형태로 표시될 수 있는 위상 지연은, yk,2= xk+ 1/2ㆍ(xk- xk-1) 형태의 보정값을 통하여 선형 외삽법에 의해 보정되는 것을 특징으로 하는 위상 지연 보상 방법.
    여기서, f는 신호 주파수, TA는 스캐닝부(3)의 스캐닝 주기, xk-1및 xk는 연이은 스캐닝 주기 TT,k-1, TT,k에서의 스캐닝 신호값이다.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 안티-앨리어싱-필터(2)를 통하여 발생되며 φF= -arctan(2ㆍπㆍfㆍTF)의 형태로 표시될 수 있는 위상 지연은, yk,3= xk+ TF/TAㆍ(xk- xk-1) 형태의 보정값을 통하여 보정되는 것을 특징으로 하는 위상 지연 보상 방법.
    여기서, TF는 안티-앨리어싱-필터의 필터 시상수이다.
  5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 데드 타임(TT)을 통하여 발생되며 φV= -arctan(2πfTF) - πfTA- 2πfTT의 형태로 표시될 수 있는 위상 지연은, yk,1= xk(1 + TT/TA) - xk-1ㆍ(TT/TA) 형태의 보정값을 통하여 보정되는 것을 특징으로 하는 위상 지연 보상 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 개별 위상 지연 보상은 연속적으로 실시되며, 그 결과, 스캐닝 신호(UA, UT)를 보정하기 위하여 하나의 스캐닝 주기동안 둘 혹은 세 개의 선행 스캐닝 주기의 스캐닝 신호들이 함께 고려되는 것을 특징으로 하는 위상 지연 보상 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 개별 위상 지연 보상은 위상 지연이 발생하는 순서의 역순으로 실시되는 것을 특징으로 하는 위상 지연 보상 방법.
  8. 안티-앨리어싱-필터를 통하여 신호(UF)를 유지하도록, 그후 스캐닝부를 통하여 스캐닝 신호(UA)를 유지하도록, 신호 처리가 적용되는 출력 신호(US)를 이산 시간 스캐닝할 때 발생된 위상 지연을 보상하는 위상 지연 보상 장치에 있어서,
    선행하는 스캐닝 주기의 스캐닝 신호를 고려함으로써, 스캐닝부(3)를 통하여 발생된 스캐닝 신호의 위상 지연을 보상하는 수단(110; 191 내지 194, 30, z-1)과,
    상기 안티-앨리어싱-필터의 필터 시상수(TF)와, 스캐닝부의 스캐닝 주기(TT)와, 선행하는 스캐닝 주기의 스캐닝 신호를 고려함으로써, 안티-앨리어싱-필터(2)를 통하여 발생된 스캐닝 신호의 위상 지연을 보상하는 수단(120; 191 내지 194, 30, z-1)을 특징으로 하는 위상 지연 보상 장치.
  9. 제 8 항에 있어서, 데드 타임 보상 스캐닝 신호(UA,K)를 유지하도록, 데드 타임(T)과, 스캐닝 주기(TA)와, 선행하는 스캐닝 주기의 스캐닝 신호를 고려함으로써, 스캐닝 신호를 추가 처리할 때 발생하는 데드 타임(TT)을 통하여 발생되며 신호(UT)를 포함하는 스캐닝 신호의 위상 지연을 보상하는 수단(120; 191 내지 194, 30 z-1)과,
    추가의 위상 보상을 위하여, 상기 데드 타임 보상 스캐닝 신호(UA,K)를 청구항 제 8 항에 따른 위상 변위 보상 수단에 안내하는 수단을 특징으로 하는 위상 지연 보상 장치.
  10. 제 8 항 또는 제 9 항에 있어서, 상기 스캐닝부(3) 또는 안티-앨리어싱-필터(2)를 통하여, 또는 추가 처리 데드 타임(TT)을 통하여 발생된 위상 지연을 보상하는 수단(100, 110, 120)은 각각 소수의 병렬 신호 전달 채널(50, 51, 52; 60, 61, 62; 70, 71, 72)을 가지며,
    상기 신호 전달 채널로서, 불변 스캐닝 신호를 전달하는 제 1 신호 전달 채널(52, 62, 72)과; 승산부(91, 93, 95)를 구비하며, 하나의 계수가 승산된 스캐닝 신호를 전달하는 제 2 신호 전달 채널(51; 61; 71)과; 지연부(z-1)와 승산부(90, 92, 94)를 구비하며, 스캐닝 주기만큼 지연되고 하나의 계수가 승산된 스캐닝 신호를 가산부(10; 11; 12)에 전달하는 제 3 신호 전달 채널(50, 60, 70)을 특징으로 하는 위상 지연 보상 장치.
  11. 제 10 항에 있어서, 상기 스캐닝부(3) 또는 안티-앨리어싱-필터(2)를 통하여, 또는 추가 처리 데드 타임(TT)을 통하여 발생된 위상 지연을 보상하기 위한 수단(100, 110, 120)은, 선행하는 3개의 스캐닝 주기의 비보상 스캐닝 신호(UT)를 고려함으로써, 위상 보상 출력 신호(US,K)가 함께 얻어지는 형태로 차례대로 접속되는 것을 특징으로 하는 위상 지연 보상 장치.
  12. 제 9 항에 있어서, US,K((k) = AㆍUT(k) + BㆍUT(k-1) + CㆍUT(k-2) + DㆍUT(k-3) 형태의 위상 보상 스캐닝 신호(US,K)를 유지하기 위하여, 소수의 직렬 접속 지연부(z-1)와, 이 지연부와 나란하게 상호 교차된 승산부(191 내지 194)와, 이 승산부(191 내지 194)의 출력 신호를 가산하기 위한 가산부(30)를 특징으로 하는 위상 지연 보상 장치.
    여기서, UT(k-i, i = 0, 1, 2, 3)는 i번째 스캐닝 주기만큼 지연되며 보상되지 않은 스캐닝 신호(UT)를 나타내며, A, B, C, D는 신호 스캐닝 경로의 시스템 상수를 나타낸다.
  13. 제 12 항에 있어서, 상기 스캐닝 주기 내에서 입력 신호의 변화가 임계값(anwdUBTmax)을 초과하는 경우에 위상 보상을 중단하는 수단(40, 41)을 특징으로 하는 위상 지연 보상 장치.
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