KR910002055B1 - 디지탈 보호 계전기 - Google Patents

Abstract

내용 없음.

Description

디지탈 보호 계전기

제1도는 본 발명의 일실시예에 의한 진폭치 연산수단을 펴ㅛ시하는 원리를 나타내는 블록도.

제2도는 본 발명의 연산수단에 의하여 얻는 진폭치 연산결과의 주파수 특성을 표시하는 도면.

제3도는 본 발명의 연산수단을 실현하는 디지탈 보호 계전기의 하드웨어 구성을 나타내는 블록도.

제4도는 종래의 진폭치 연산수단을 설명하는 블록도.

* 도면의 주요부분에 대한 부호의 설명

1~8 : 교류전류의 셈플링치 9 : 제1의 연산수단

11 : 제3의 연산수단 17 : 가산수단

19 : 평방근 연산 수단 20 : 2배 연산수단

21 : 제2의 연산수단 22 : 제산 연산수단

23 : 제4의 연산수단

본 발명은 전력계통의 교류전압, 교류전류 등의 전기량의 진폭치에 응동하는 디지탈 보호 계전기 특히 그 주파수 특성의 개선에 관한 것이다.

제4도는 예를 들어 특개소 58-051315호 공보에 표시된 종래의 교류전기량의 디지탈 처리장치의 원리를 설명하는 도면이며 교류전류의 전기각 90°마다 샐플링하여 8개의 데이터를 사용하여 그 진폭치를 구할려고 한것이며, 도면에 있어서 1~8은 교류전류의 샘플링치, 9~16은 상기 샘플링치를 2승하는 2승 연산수단, 17은 상기 9~16의 2승 연산수단의 결과의 총화를 얻는 가산수단, 18은 4로서 제산하는 제산 연산수단, 19는 제산 연산수단(18)의 출력치의 평방근을 구하는 평방근 연산수단이며 그 출력(F_n)이 구할려고 하는 전류의 진폭치가 된다.

다음에 동작에 대하여 설명한다. 설명의 형편상 교류전기량은 교류전류로서 최대치를 Ⅰ, 순시치를 i, 기본 주파수를 f₀,샘플링주기를 T로 한다. 또 샘플링 시각마다의 데이터를 구분하기 위하여_nT(n = 0,1,2,…로 하고 n = 0는 소정 시각으로 한다)를 서픽스로하여 i(0),i(T),i(2T),……i(_mT)로 표현한다. 따라서 8개의 데이터를 사용한 경우에는 (1)식이 된다

샘플링주기(T)는 교류전류의 기본 주파수(f₀)에 대하여 90°상당 시간간격에 고정되지만 주파수가 f이면 (2)식과 같이 나타난다.

예를 들어서 교류전류의 주파수가 f = f₀= 50Hz이면 샘플링 주기는 T=90°가 된다.

일반적으로 전력계통은 정격 주파수(f₀)로 운용되고 있기때문에 (1)식은 F_n=I가 되어 전류의 진폭치 연산이 가능하며 예를 들어 교류 과전류 보호 계전기로서 이용되고 있다.

그러나 전력계통의 사고를 검출하는 보호 계전기에 있어서 사고가 발생한 때의 주파수는 f₀로부터 변화하고 있는 경우가 많기 때문에 다소의 오차는 있어도 정확하게 진폭치를 구할 필요가 있어 보통 ±5% 정도의 변화에 대하여 가능한 한 오차를 적게하여야 된다는 요구가 있다.

지금 주파수 f = 52.5H(50Hz의 5%증)가된 경우를 생각하면 T = 94.5°가 되어 이것을 (1)식에 대입하면

F_n=I{(1 + 0.0737cos(2θ-661.5°)}

…………………………………………(3)

이 되어 일정치에 2배 주파의 진동파형이 중첩된 형이 된다. cos(2θ-661.5°)는 +1.0~-1.0까지 변화할 수 있으므로

F_n= 0.962I~1.036I …………………………………………………………(4)

로 되어 정격 주파수 50Hz일때의 진폭치 연산에 비하여 -3.8%~+3.6%의 오차가 발생한다.

종래의 디지탈 연산처리장치는 이상과 같이 구성되어 있어 주파수가 ±5% 정도 변화한 경우의 진폭치 연산오차가 비교적 크며 또한 샘플링치도 8개를 사용하고 있으므로 결과가 출력될때 까지의 시간이 90°×8=720°상당 시간이 필요하며 더욱 다량의 데이터를 사용하고 있기때문에 계산처리에 소요되는 메모리량도 다량으로 되는 등의 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해소하기 위하여 이룬 것으로서 적은 샘플링치를 사용하여 고속도로 계산처리 할 수 있음과 아울러 주파수가 변화한 경우의 진폭치 연산오차를 작게할 수 있는 디지탈 보호 계전기를 얻는 것을 목적으로 한다.

본 발명에 관한 디지탈 보호 계전기는 샘플링치를 3개 사용하여 제1개째~제3개째의 샘플링치를 각각 2승함과 아울러 제2개째의 샘플링치의 2승치만을 2배하여 그 총화를 얻도록 하여 진폭치를 연산하도록 한 것이다.

본 발명에 있어서 디지탈 보호 계전기의 진폭치 연산은 3개의 샘플링치를 사용하여 고속도로 연산결과를 얻을 수 있음과 아울러 주파수 변화가 있어도 고정도로 연산을 할 수 있는 것으로서 디지탈 보호 계전기의 성능을 대폭 향상시키는 것이 된다.

아하 본 발명의 일실시예를 도면으로 설명한다.

제1도에 있어서 소정시각의 샘플링치(1)를 i(0),1주기전(T)의 샘플링치(2)를 i(T), 2주기전(2T)의 샘플링치(3)를 i(2T)로 하고 각각의 샘플링치(1)~)(3)를 2숭 연산수단(9)~(11)으로서 2승하여 2승 연산수단(10)의 결과만을 2배 연산수단(20)으로 2배한다.

상기 2승 연산수단(9)과 (11) 및 상기 2배 연산수단(20)에서 얻은 결과를 가산수단(17)에서 가산하여 총화를 얻어 제산 연산수단(22)에 의하여 2로서 제산하여 평방근 연산수단(19)에서 그 평방근을 구한다.

이것을 식으로 표시하면 제(5)식을 얻는다.

지금 주파수 f=52.5Hz(50Hz의 5%증)로 된 경우를 생각하면 T=94.5°가 되어 이것을 (5)식에 대입하면

F_n=I{1-0.0062cos(2θ-189°)}½……………………………………………(6)

이 되어 일정치에 2배 주파의 진동파형이 중첩된 형식이 된다.

cos(2θ-189°)는 +1.0~-1.0까지 변화할 수 있으므로,

F_n=0.997I~1.003I………………………………………………………………(7)

로 되어 정격 주파수 5Hz 일때의 진폭치 연산에 비하여 -0.3%~+0.3%의 오차가 발생한다.

여기서 얻어진 진폭치 연산결과(F_n)를 도시는 하지 않았으나 제5의 연산수단에의하여 소정치(정정치라고도 말함)와 비교하여 그 크기를 비교하여 전력계통의 사고를 검출하는 것이 디지탈 보호 계전기이다.

더욱 상기 설명에서는 가산수단(17)의 출력을 제산 연산수단(21)과 평방근 연산수단(19)에서 가공한다고 하였으나 상기 소정치(정정치)를 2승한 값에 설정하여두면 상기 평방근 연산수단(19)을 불필요하다고 할 수가 있어 또 상기 소정치(정정치)를 2승하여 2배한 값으로 설정하여두면 상기 제산 연산수단(21)과 상기 평방근 연산수단(19)과를 불필요할 수가 있어 상기와 같은 디지탈 보호 계전기가 출현한다. 또 상기 2승 연산수단(9)은 제1의 연산수단이며 상기 2승 연산수단(11)은 제3의 연산수단이다. 또 상기 2승 연산수단(10)과 상기 2배 연산수단(20)이 제2의 연산수단(21)을 구성하여 상기 가산수단(17)과 제산 연산수단(22)과 평방근 연산수단(19)에서 제4의 연산수단(23)을 구성하고 있다.

여기에서 주파수를 변화시킨 경우의 진폭치 연산결과(F_n)의 변화상황을 제2도에서 설명한다. 변화 후의 주파수(f)와 정격 주파수(f₀)의 비를

로 표시하면 (5)식으로부터 (8)식을 얻을 수 있다.

이 (8)식을 m를 변화시켜서 도시하면 제2도의 사선부분을 얻을 수 있어 m=1(f=f₀)의 근방에서는 크기의 변화가 거의 없어져서 진폭치 연산결과의 오차가 극소가 되는 것을 알 수가 있다.

또 진폭치 연산에서 사용하는 샘플링치는 소정시각의 샘플링치를 포함시켜 3개의 샘플링치로 실현할 수 있으므로 90°×3=270°상당 시간에서 결과를 얻을 수 있으므로 종래에 비하여 3/8배 고속화가 실현됨과 아울러 계산처리에 필요한 메모리량도 3/8으로 족하다는 것이 된다.

제3도는 상기 진폭치 연산을 실시하는 디지탈 보호 계전기(37)의 하드웨어 구성도이다.

도면에 있어서 24는 전압변성기, 25는 전류변성기, 26,27은 입력변환기로서 전력계통의 전압 및 전류를 처리용이한 값으로 변환하는 것으로서 28,29는 필터이며 아는 바와 같이 전압 및 전류에 포함되는 고조파중 샘플링 주파수의 1/2이상의 주파수 를제거하는 것이다. 30,31은 샘플홀드이며 샘플링치를 다음의 샘플링 주기까지 유지하는 것이다. 32는 멀티플렉서에서 샘플홀드(30),(31)의 출력을 순차전환하여 아날로그 디지탈 변환기(33)에 전달하는 것이다. 34는 마이크로 프로세서에서 메모리(35)에 미리 수납되어 있는 프로그램을 이용하여 연산을 실시하여 그 결과를 출력회로(36)에 출력시키는 것이다.

37은 디지탈 보호 계전기이다.

또 상기 실시예에서는 교류전류의 진폭치를 구한다고 설명하였으나 교류전류는 전력계통의 상전류, 선간전류 또는 상기 상전류, 선간전류로부터 얻을 수 있는 대칭분 즉 정상전류 역상전류 또는 영상전류 일지라도 같다. 똑같이 교류전압 일지라도 모두 똑같이 적용하여 같은 효과를 나타낸다.

또 2승 연산수단(9),(10),(11) 2배 연산수단(20) 가산수단(17) 제산 연산수단(22) 및 평방근 연산수단(19)의 상호 하드웨어 구성은 각각 개별적인 하드웨어로서 구성하여도 좋은 것은 물론 임의의 것의 기능을 구비하면 공통의 하드웨어로 하여도 좋고 다시 모든 것을 단일한 공동 하드웨어로 구성하여도 좋다.

이상과 같이 본 발명에 의하면 연속하여 샘플링치를 3개 사용하여 각 샘플링치를 2승함과 아울러 제2번째의 2승치를 2배하여 그 총화를 얻도록 구성하여 교류전기량의 주파수가 ±5% 정도 변화하여도 정도가 높은 진폭치를 연산할 수 있으며 연산결과를 고속도로 얻을 수 있는 효과가 있다.

Claims (3)

1. 교류전기량의 정격 주파수에 있어서 주기의 1/4주기마다 상기 교류전기량의 순간치를 샘플링하여 디지탈치로 변환 후 연산처리하여 전력계통의 사고를 검출하는 디지탈 보호 계전기에 있어서 소정시각의 디지탈치의 2승치를 연산하는 제1의 연산수단과 상기 소정시각에서 1/4주기전(후)의 디지탈치의 2승치를 얻어 2배 연산하는 제2의 연산수단과 상기 소정시각에서 2/4주기전(후)의 디지탈치의 2승치를 연산하는 제3의 연산수단과 상기 제1,제2,제3의 각각의 연산수단에 의하여 구하여진 연산결과의 총화를 얻어 2로서 제산한후 그 평방근을 구하는 제4의 연산수단과 상기 제4의 연산수단의 연산결과와 소정치와를 비교연산하는 제5의 연산수단과를 구비하여 이루는 디지탈 보호 계전기.
2. 제1항에 있어서 제4의 연산수단은 제1, 제2, 제3의 각각의 연산수단의 총화를 얻어 2로서 제산하는 것이며 이 제4의 연산수단으로 구하여진 제산치의 평방근은 평방근 연산수단으로 구할 수 있는 것을 특징으로 하는 디지탈 보호 계전기.
3. 제1항에 있어서 제4의 연산수단은 제1,제2,제3의 각각의 연산수단의 총화를 얻는 것이며 이 제4의 연산수단으로 구하여진 총화는 제산 연산수단에 의하여 2로서 제산되어 이 제산수단으로 구하여진 제산치의 평방근은 평방근 연산수단으로 구하여지는 것을 특징으로 하는 디지탈 보호 계전기.

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