KR101774245B1 - Ｒｍｓ 검출기 및 이를 적용한 차단기 - Google Patents

Abstract

본 명세서는 아날로그 회로를 통해 검출된 신호를 직접 연산하여 RMS 값을 계측하는 RMS 검출기 및 이를 적용한 차단기에 관한 것이다. 이를 위하여 본 명세서에 따른 RMS 검출기는, 임의의 부하의 전압 또는 전류 형태의 아날로그 신호를 검출하는 복수의 전압/전류 감지부; 상기 복수의 전압/전류 감지부로부터 출력된 전압을 근거로 제곱 함수를 각각 연산하는 복수의 제곱 회로부; 상기 복수의 제곱 회로부터로부터 각각 출력된 복수의 출력 전압을 합산하는 합산 회로부; 및 상기 합산 회로부로부터 출력되는 전압을 근거로 RMS 값을 연산하는 루트 회로부;를 포함한다.

Description

ＲＭＳ 검출기 및 이를 적용한 차단기{ROOT-MEAN SQUARE DETECTOR AND CIRCUIT BREAKER THEREOF}

본 명세서는 RMS 검출기 및 이를 적용한 차단기에 관한 것으로, 특히 아날로그 회로를 통해 검출된 신호를 직접 연산하여 RMS 값을 계측하는 RMS 검출기 및 이를 적용한 차단기에 관한 것이다.

일반적으로, RMS(Root-Mean Square) 검출기는, 전기, 가스 및, 수도 등의 사용량을 검출하고 계전기 등의 전력을 측정하는 시스템에서, 전력 등을 계산 및 검출하는 기술 및, 차단기의 불필요한 노이즈 환경에서 전류 또는 전압을 제곱근 평균(RMS)하여 오동작을 방지하기 위한 기술 등에 적용한다.

이러한 RMS 검출기는, 전류와 전압 등의 신호를 검출하는 전압/전류 신호 검출기, 아날로그 신호를 디지털 신호로 변환하는 ADC(Analog-Digital Converter), 상기 변환된 디지털 정보를 연산 및 가공하고 전체 시스템을 제어하는 마이크로 컨트롤러 또는 신호 처리기 및, 수집된 데이터를 저장하는 데이터 수집기 또는 메모리로 구성한다.

한국 특허 출원 번호 제10-2005-0107805호

본 명세서의 목적은, 아날로그 회로를 통해 검출된 신호를 직접 연산하여 RMS 값을 계측하는 RMS 검출기 및 이를 적용한 차단기를 제공하는 데 있다.

본 명세서의 다른 목적은, CMOS 공정을 통해 전체 시스템을 집적화한 아날로그 회로에 의해 검출된 신호를 직접 연산하여 RMS 값을 계측하는 RMS 검출기 및 이를 적용한 차단기를 제공하는 데 있다.

본 명세서의 또 다른 목적은, 고속의 RMS 값이 필요한 차단기 등의 응용 분야에 적용할 수 있는 RMS 값을 계측하는 RMS 검출기 및 이를 적용한 차단기를 제공하는 데 있다.

본 명세서의 또 다른 목적은, 검출된 전압 또는 전류 신호에 노이즈가 포함되어도 차단기가 노이즈에 의해 오동작하는 것을 방지하는 RMS 검출기 및 이를 적용한 차단기를 제공하는 데 있다.

본 명세서의 실시예에 따른 RMS 검출기는, 임의의 부하의 전압 또는 전류 형태의 아날로그 신호를 검출하는 복수의 전압/전류 감지부; 상기 복수의 전압/전류 감지부로부터 출력된 전압을 근거로 제곱 함수를 각각 연산하는 복수의 제곱 회로부; 상기 복수의 제곱 회로부터로부터 각각 출력된 복수의 출력 전압을 합산하는 합산 회로부; 및 상기 합산 회로부로부터 출력되는 전압을 근거로 RMS 값을 연산하는 루트 회로부;를 포함한다.

본 명세서와 관련된 일 예로서, 상기 전압/전류 감지부는, 전류 형태의 아날로그 신호를 검출할 때, 상기 검출된 전류 형태의 아날로그 신호를 전압 형태의 아날로그 신호로 변환할 수 있다.

본 명세서와 관련된 일 예로서, 상기 제곱 회로부는, 제곱 함수의 출력 전류에서 루트 함수의 전류를 뺀 차동 회로로 구성할 수 있다.

본 명세서와 관련된 일 예로서, 상기 제곱 함수는, 일단이 전류부에 연결되고, 타단이 제1 트랜지스터의 소스에 연결되는 제1 전류원; 일단이 상기 전류부에 연결되고, 타단이 제2 트랜지스터의 소스에 연결되는 제2 전류원; 소스가 상기 제1 전류원에 연결되고, 게이트가 상기 전압/전류 감지부의 출력 전압에 연결되고, 드레인이 출력 전류에 연결되는 상기 제1 트랜지스터; 소스가 상기 제2 전류원에 연결되고, 게이트가 상기 전압/전류 감지부의 출력 전압에 연결되고, 드레인이 상기 출력 전류에 연결되는 상기 제2 트랜지스터; 및 일단이 상기 제1 트랜지스터의 드레인 및 상기 제2 트랜지스터의 드레인에 각각 연결되고, 타단이 접지에 연결되는 상기 출력 전류;를 포함할 수 있다.

본 명세서와 관련된 일 예로서, 상기 루트 함수는, 일단이 전류부에 연결되고, 타단이 제3 트랜지스터의 소스와 제4 트랜지스터의 게이트와 제5 트랜지스터의 게이트에 연결되는 제1 전류원; 일단이 상기 제3 트랜지스터의 게이트와 상기 제4 트랜지스터의 드레인에 연결되고, 타단이 접지에 연결되는 제2 전류원; 일단이 상기 전류부에 연결되고, 타단이 상기 제5 트랜지스터의 소스에 연결되는 제3 전류원; 소스가 상기 제1 전류원과 상기 제4 트랜지스터의 게이트와 상기 제5 트랜지스터의 게이트에 연결되고, 게이트가 상기 제2 전류원과 상기 제4 트랜지스터의 드레인에 연결되고, 드레인이 접지에 연결되는 상기 제3 트랜지스터; 소스가 상기 전류부에 연결되고, 게이트가 상기 제2 전류원과 상기 제3 트랜지스터의 소스와 상기 제5 트랜지스터의 게이트에 연결되고, 드레인이 상기 제3 트랜지스터의 게이트와 상기 제2 전류원에 연결되는 상기 제4 트랜지스터; 소스가 상기 제3 전류원과 연결되고, 게이트가 상기 제2 전류원과 상기 제3 트랜지스터의 소스와 상기 제4 트랜지스터의 게이트에 연결되고, 드레인이 제6 트랜지스터의 소스와 게이트에 연결되는 상기 제5 트랜지스터; 및 소스 및 게이트가 상기 제5 트랜지스터의 드레인에 연결되고, 드레인이 상기 접지에 연결되는 상기 제6 트랜지스터;를 포함할 수 있다.

본 명세서와 관련된 일 예로서, 상기 루트 회로부는, 상기 합산 회로부로부터 출력되는 전압을 근거로 아래 수학식에 의해 상기 RMS 값을 연산하며,

여기서, 상기 I_c는 전류부에서 공급되는 일정한 전류 값이고, 상기 K는 트랜스 컨덕턴스 파라미터이고, 상기 V_in1 ² 내지 상기 V_inN ²는 상기 복수의 전압/전류 감지부에서 출력되는 전압일 수 있다.

본 명세서의 실시예에 따른 차단기는, 임의의 부하의 전압 또는 전류 형태의 아날로그 신호를 검출하는 전압/전류 센싱기; 상기 전압/전류 센싱기의 출력 전압을 근거로 RMS 값을 산출하는 상기 RMS 검출기; 및 상기 RMS 검출기로부터 산출된 상기 RMS 값과 미리 설정된 기준 전압을 비교하여, 상기 차단기의 동작 상태를 제어하는 비교기;를 포함한다.

본 명세서와 관련된 일 예로서, 상기 RMS 검출기는, 상기 전압/전류 센싱기의 출력 전압에 포함된 노이즈를 감쇄할 수 있다.

본 명세서의 실시예에 따른 RMS 검출기 및 이를 적용한 차단기는, 아날로그 회로를 통해 검출된 신호를 직접 연산하여 RMS 값을 계측함으로써, RMS 값을 쉽고 편리하게 산출할 수 있다.

또한, 본 명세서의 실시예에 따른 RMS 검출기 및 이를 적용한 차단기는, 아날로그 회로를 통해 상기 RMS 값을 산출함으로써, CMOS 공정 등을 통해 전체 시스템을 집적화하여 적은 비용으로 전체 시스템을 소형화할 수 있다.

또한, 본 명세서의 실시예에 따른 RMS 검출기 및 이를 적용한 차단기는, 아날로그 회로를 통해 상기 RMS 값을 산출함으로써, 신호 처리 등의 복잡한 과정을 수행하지 않음에 따라 고속의 RMS 값이 필요한 차단기 등의 응용 분야에 적용하여 차단 속도를 향상시킬 수 있으며, RMS 회로를 평균화하여 노이즈를 감쇄시켜 노이즈 등에 의해 차단기가 오동작하는 것을 방지할 수 있다.

또한, 본 명세서의 실시예에 따른 RMS 검출기 및 이를 적용한 차단기는, 아날로그 회로를 통해 상기 RMS 값을 산출하는 상기 RMS 검출기를 차단기에 적용함으로써, 검출된 전압 또는 전류 신호에 노이즈가 포함되어도 차단기가 노이즈에 의해 오동작하는 것을 방지하고, 연산 시간에 의한 지연 없이 빠른 검출이 가능할 수 있다.

도 1은 본 명세서의 실시예에 따른 RMS 검출기의 구성을 나타낸 블록도이다.
도 2는 본 명세서의 실시예에 따른 제곱 회로부의 구성을 나타낸 블록도이다.
도 3은 본 명세서의 실시예에 따른 제곱 회로부에 포함되는 제곱 함수를 나타낸 회로도이다.
도 4는 본 명세서의 실시예에 따른 제곱 회로부에 포함되는 루트 함수를 나타낸 회로도이다.
도 5는 본 명세서의 일 실시예에 따른 상기 RMS 검출기가 적용된 차단기의 구성을 나타낸 블록도이다.
도 6은 본 명세서의 실시예에 따른 차단기에 포함된 RMS 검출기의 출력 값인 RMS 평균 신호와 비교기 출력 신호를 나타낸 도이다.

이하, 첨부된 도면을 참조하여 본 명세서에 따른 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

도 1은 본 명세서의 실시예에 따른 RMS 검출기(10)의 구성을 나타낸 블록도이다.

도 1에 도시한 바와 같이, RMS 검출기(10)는, 복수의 전압/전류 감지부(100), 복수의 제곱 회로부(200), 합산 회로부(300) 및, 루트 회로부(400)로 구성된다. 도 1에 도시된 RMS 검출기(10)의 구성 요소 모두가 필수 구성 요소인 것은 아니며, 도 1에 도시된 구성 요소보다 많은 구성 요소에 의해 RMS 검출기(10)가 구현될 수도 있고, 그보다 적은 구성 요소에 의해서도 RMS 검출기(10)가 구현될 수도 있다.

상기 전압/전류 감지부(100)는, 임의의 부하의 전압 또는 전류 형태의 아날로그 신호를 검출한다. 여기서, 상기 임의의 부하는, 디지털 전력량계, 디지털 가스 미터, 디지털 수도 계량기, 디지털 계전기 및, 전력 계측기 등일 수 있다.

또한, 상기 전압/전류 감지부(100)는, 전류 형태의 아날로그 신호를 검출한 경우, 상기 검출한 전류 형태의 아날로그 신호를 전압 형태의 아날로그 신호로 변환한다.

또한, 상기 전압/전류 감지부(100)는, 상기 도 1에 도시한 바와 같이, 상기 임의의 부하로부터 검출한 전압(예를 들어, V_in1, V_in2, ... , V_inN)을 상기 제곱 회로부(200)에 전달(또는, 출력)한다.

상기 제곱 회로부(200)는, 상기 전압/전류 감지부(100)로부터 출력된 전압을 근거로 제곱 함수를 산출(또는, 연산/검출)한다.

즉, 상기 제곱 회로부(200)는, 상기 전압/전류 감지부(100)로부터 출력된 아날로그 신호인 차동 전압 V_in(V_{in +} - V_{in -})을 근거로 차동 회로를 구성하여 상기 제곱 함수를 산출한다.

또한, 상기 제곱 회로부(200)는, 도 2에 도시한 바와 같이, 제곱 함수의 출력 전류에서 루트 함수의 전류를 뺀 차동 회로로 구성한다.

여기서, 상기 제곱 함수는, 도 3에 도시한 바와 같이, 전류원 I₁, 전류원 I₂, 출력 전류(또는, 출력 전류원) I_t 및, 복수의 트랜지스터(예를 들어, M₁과 M₂ 포함)로 구성한다. 이때, 상기 V_{in +}과 상기 V_{in -}는, 상기 전압/전류 감지부(100)로부터 출력되는 아날로그 신호이다.

이때, 상기 전류원 I₁(또는, 제1 전류원)는, 일단이 전류부(또는, 전류 공급부)(미도시)에 연결하고, 타단이 제1 트랜지스터(M₁)의 소스에 연결한다. 또한, 상기 전류원 I₂(또는, 제2 전류원)는, 일단이 전류부(또는, 전류 공급부)(미도시)에 연결하고, 타단이 제2 트랜지스터(M₂)의 소스에 연결한다. 또한, 상기 제1 트랜지스터(M₁)는, 소스가 상기 전류원 I₁에 연결하고, 게이트가 상기 전압/전류 감지부(100)의 출력 전압 V_{in +}에 연결하고, 드레인이 상기 출력 전류 I_t에 연결한다. 또한, 상기 제2 트랜지스터(M₂)는, 소스가 상기 전류원 I₂에 연결하고, 게이트가 상기 전압/전류 감지부(100)의 출력 전압 V_{in -}에 연결하고, 드레인이 상기 출력 전류 I_t에 연결한다. 또한, 상기 출력 전류 I_t는, 일단이 상기 제1 트랜지스터(M₁)의 드레인 및 상기 제2 트랜지스터(M₂)의 드레인에 각각 연결하고, 타단이 접지에 연결한다.

또한, 상기 루트 함수는, 도 4에 도시한 바와 같이, 전류원 I₁ , 전류원 I₂, 전류원 I₁+I₂+I_p 및, 복수의 트랜지스터(예를 들어, M₃, M₄, M₅ 및 M₆ 포함)로 구성한다.

이때, 상기 전류원 I₁(또는, 제1 전류원)는, 일단이 전류부(또는, 전류 공급부)(미도시)에 연결하고, 타단이 제3 트랜지스터(M₃)의 소스와, 제4 트랜지스터(M₄)의 게이트와, 제5 트랜지스터(M₅)의 게이트에 연결한다. 또한, 상기 전류원 I₂(또는, 제2 전류원)는, 일단이 상기 제3 트랜지스터(M₃)의 게이트와 상기 제4 트랜지스터(M₄)의 드레인에 연결하고, 타단이 접지에 연결한다. 또한, 상기 전류원 I₁+I₂+I_p는, 일단이 전류부(또는, 전류 공급부)(미도시)에 연결하고, 타단이 상기 제5 트랜지스터(M₅)의 소스에 연결한다. 또한, 상기 제3 트랜지스터(M₃)는, 소스가 상기 전류원 I₁와, 상기 제4 트랜지스터(M₄)의 게이트와, 제5 트랜지스터(M₅)의 게이트에 연결하고, 게이트가 상기 전류원 I₂와 상기 제4 트랜지스터(M₄)의 드레인에 연결하고, 드레인이 접지에 연결한다. 또한, 상기 제4 트랜지스터(M₄)는, 소스가 전류부(또는, 전류 공급부)(미도시)에 연결하고, 게이트가 상기 전류원 I₂와, 상기 제3 트랜지스터(M₃)의 소스와, 상기 제5 트랜지스터(M₅)의 게이트에 연결하고, 드레인이 상기 제3 트랜지스터(M₃)의 게이트와, 상기 전류원 I₂에 연결한다. 또한, 상기 제5 트랜지스터(M₅)는, 소스가 상기 전류원 I₁+I₂+I_p에 연결하고, 게이트가 상기 전류원 I₂와, 상기 제3 트랜지스터(M₃)의 소스와, 상기 제4 트랜지스터(M₄)의 게이트에 연결하고, 드레인이 제6 트랜지스터(M₆)의 소스와 게이트에 연결한다. 또한, 상기 제6 트랜지스터(M₆)는, 소스 및 게이트가 상기 제5 트랜지스터(M₅)의 드레인에 연결하고, 드레인이 접지에 연결한다.

또한, 상기 도 3에 도시한 상기 I_t는, 아날로그 회로 설계 방법 중에서 일반적인 CMOS 공정을 적용할 때, 아래의 [수학식 1]과 같이 나타낼 수 있다.

여기서, 트랜스 컨덕턴스 파라미터인 상기 K는, 공정 변수로써,

로 나타낸다. 이때, 상기 C_ox는 게이트 옥사이트(oxide)층의 커패시터 값이고, 상기 μ는 이동도(mobility)이고, 상기 W는 트랜지스터의 폭(width)이고, 상기 L은 트랜지스터의 길이(length)이다.

또한, 상기 [수학식 1]은, 상기 도 3에 도시한 바와 같이, 제곱 항과 루트 항의 두 가지 함수로 구성한다.

또한, 상기 도 4에 도시한 상기 I_p는, 상기 도 4에서와 같이 루트(root) 함수를 통해 구현한다.

즉, 상기 제3 트랜지스터(M₃)에 흐르는 전류 I₃가 전류 I₁과 같고 상기 제4 트랜지스터(M₄)에 흐르는 전류 I₄가 전류 I₂와 같은 경우, 루프 방정식(loop equation)을 근거로 상기 제3 트랜지스터(M₃), 상기 제4 트랜지스터(M₄), 상기 제5 트랜지스터(M₅) 및, 상기 제6 트랜지스터(M₆)의 게이트와 소스 간(gate-to-source) 전압은, 아래의 [수학식 2]와 같이 나타낸다.

또한, CMOS에서의 기본 전류 방정식인

을 적용하고, 트랜지스터의 사이즈 비율이

일 때, 상기 도 4에 도시한 상기 전류 I₁, I₂ 및, I₁+I₂+I_p 의 관계는 아래의 [수학식 3]과 같이 나타낸다.

따라서, 상기 루트 함수의 전류 I_p는, 아래의 [수학식 4]와 같이 나타낸다.

따라서, 상기 제곱 회로(200)는, 상기 도 3의 I_t로 표현하는 상기 [수학식 1]에서 상기 도 4의 I_p 로 표현하는 상기 [수학식 4]를 빼면(substracting), 아래의 [수학식 5]로 표현하는 상기 제곱 함수를 구할 수 있다.

이와 같이, 상기 제곱 회로(200)는, 상기 도 2에 도시한 바와 같고, 상기 제곱 회로(200)의 출력은 제곱 함수의 특성이 있다.

상기 합산 회로부(또는, 가산 회로부)(300)는, 상기 복수의 제곱 회로부(200)로부터 각각 출력되는 복수의 출력 전압을 합산(또는, 가산)한다.

즉, 상기 합산 회로부(300)는, 상기 복수의 제곱 회로부(200)로부터 각각 출력되는 제곱 함수 형태의 출력 전압을 합산한다.

일 예로, 상기 합산 회로부(300)는, 상기 도 1에 도시한 바와 같이, 상기 복수의 제곱 회로부(200)로부터 각각 출력되는 제곱 함수 형태의 출력 전압(예를 들어, K·V_in1 ², K·V_in2 ², K·V_in3 ², ... , K·V_inN ² 포함)을 합산하여, 아래의 [수학식 6]으로 표현되는 상기 합산된 전압을 출력한다.

상기 루트 회로부(또는, RMS 연산부)(400)는, 상기 합산 회로부(300)로부터 출력되는 전압을 근거로 RMS 값을 산출한다.

즉, 상기 루트 회로부(400)는, 상기 도 1 내지 도 4에 도시한 상기 I₁과 상기 I₂가 일정한(constant) 전류인 I_c일 때, 상기 합산 회로부(300)로부터 출력된 전압을 근거로 아래의 [수학식 7]로 표현되는 상기 RMS 값을 산출(또는, 연산/출력)한다.

이와 같이, 상기 RMS 검출기(10)는, 상기 복수의 전압/전류 감지부(100), 상기 복수의 제곱 회로부(200), 상기 합산 회로부(300) 및, 상기 루트 회로부(400)로 구성하여, 아날로그 회로를 통해 검출된 신호를 직접 연산하여 상기 RMS 값을 계측할 수 있다.

또한, 이와 같이, 상기 RMS 검출기(10)는, CMOS 공정을 통해 전체 시스템을 집적화한 아날로그 회로에 의해 검출된 신호를 직접 연산하여 상기 RMS 값을 계측할 수 있다.

또한, 이와 같이, 상기 RMS 검출기(10)는, 고속의 RMS 값이 필요한 차단기 등의 응용 분야에 적용할 수 있는 RMS 값을 산출할 수 있다.

또한, RMS 값을 계산하기 위해, ADC, 마이크로 프로세서 및, 메모리 등의 고가의 부품 및 사이즈가 큰 구조를 사용하는 방식에 비해, 간단한 아날로그 회로 설계 방식을 통해 상기 RMS 값 계산 기능을 구현할 수 있다.

도 5는 본 명세서의 일 실시예에 따른 상기 RMS 검출기(10)가 적용된 차단기(20)의 구성을 나타낸 블록도이다.

도 5에 도시한 바와 같이, 차단기(20)는, 임의의 부하의 전압 또는 전류 형태의 아날로그 신호를 검출하는 전압/전류 센싱기(21), 상기 전압/전류 센싱기(21)의 출력 전압을 근거로 RMS 값을 산출하는 상기 RMS 검출기(10) 및, 상기 RMS 검출기(10)로부터 산출된(또는, 출력된) 상기 RMS 값과 미리 설정된 기준 전압을 비교하여, 상기 차단기(20)의 동작 상태를 제어하는 비교기(22)로 구성된다.

상기와 같은 구성에 의해, 도 6에 도시한 바와 같이, 상기 전압/전류 센싱기(21)에서 검출하는 전압 또는 전류 센싱 신호에 노이즈(610)가 포함되어 있더라도, 상기 RMS 검출기(10)의 출력 값인 RMS 평균 신호(620)는, 노이즈가 감쇄되어 상기 미리 설정된 기준 전압을 넘지 않게 되어, 상기 비교기(22)의 출력 신호(630), 즉, 차단기 출력 신호가 발생하지 않아, 상기 차단기(20)가 노이즈에 의해 오동작하는 것을 방지할 수 있다.

또한, 피크 검출기 또는 레벨 검출기를 사용하는 방식에 비해, 간단한 아날로그 RMS 검출기(10)를 사용하여, 연산 시간에 의한 지연 없이 빠른 검출이 가능할 수 있다.

본 명세서의 실시예는 앞서 설명한 바와 같이, 아날로그 회로를 통해 검출된 신호를 직접 연산하여 RMS 값을 계측하여, RMS 값을 쉽고 편리하게 산출할 수 있다.

또한, 본 명세서의 실시예는 앞서 설명한 바와 같이, 아날로그 회로를 통해 상기 RMS 값을 산출하여, CMOS 공정 등을 통해 전체 시스템을 집적화하여 적은 비용으로 전체 시스템을 소형화할 수 있다.

또한, 본 명세서의 실시예는 앞서 설명한 바와 같이, 아날로그 회로를 통해 상기 RMS 값을 산출하여, 신호 처리 등의 복잡한 과정을 수행하지 않음에 따라 고속의 RMS 값이 필요한 차단기 등의 응용 분야에 적용하여 차단 속도를 향상시킬 수 있으며, RMS 회로를 평균화하여 노이즈를 감쇄시켜 노이즈 등에 의해 차단기가 오동작하는 것을 방지할 수 있다.

또한, 본 명세서의 실시예는 앞서 설명한 바와 같이, 아날로그 회로를 통해 상기 RMS 값을 산출하는 상기 RMS 검출기를 차단기에 적용하여, 검출된 전압 또는 전류 신호에 노이즈가 포함되어도 차단기가 노이즈에 의해 오동작하는 것을 방지하고, 연산 시간에 의한 지연 없이 빠른 검출이 가능할 수 있다.

전술한 내용은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

10: RMS 검출기 100: 전압/전류 감지부
200: 제곱 회로부 300: 합산 회로부
400: 루트 회로부

Claims (8)

1. 임의의 부하의 전압 또는 전류 형태의 아날로그 신호를 검출하는 복수의 전압/전류 감지부;
   상기 복수의 전압/전류 감지부로부터 출력된 전압을 근거로 제곱 함수를 각각 연산하는 복수의 제곱 회로부;
   상기 복수의 제곱 회로부로부터 각각 출력된 복수의 출력 전압을 합산하는 합산 회로부; 및
   상기 합산 회로부로부터 출력되는 전압을 근거로 RMS 값을 연산하는 루트 회로부;를 포함하고,
   상기 제곱 회로부는,
   제곱 함수의 출력 전류에서 루트 함수의 전류를 뺀 차동 회로로 구성되며,
   상기 제곱 함수는,
   일단이 전류부에 연결되고, 타단이 제1 트랜지스터의 소스에 연결되는 제1 전류원;
   일단이 상기 전류부에 연결되고, 타단이 제2 트랜지스터의 소스에 연결되는 제2 전류원;
   소스가 상기 제1 전류원에 연결되고, 게이트가 상기 전압/전류 감지부의 출력 전압에 연결되고, 드레인이 출력 전류에 연결되는 상기 제1 트랜지스터;
   소스가 상기 제2 전류원에 연결되고, 게이트가 상기 전압/전류 감지부의 출력 전압에 연결되고, 드레인이 상기 출력 전류에 연결되는 상기 제2 트랜지스터; 및
   일단이 상기 제1 트랜지스터의 드레인 및 상기 제2 트랜지스터의 드레인에 각각 연결되고, 타단이 접지에 연결되는 상기 출력 전류;를 포함하는 것을 특징으로 하는 RMS 검출기.
2. 제1항에 있어서, 상기 전압/전류 감지부는,
   전류 형태의 아날로그 신호를 검출할 때, 상기 검출된 전류 형태의 아날로그 신호를 전압 형태의 아날로그 신호로 변환하는 것을 특징으로 하는 RMS 검출기.
3. 삭제
4. 삭제
5. 제1항에 있어서, 상기 루트 함수는,
   일단이 전류부에 연결되고, 타단이 제3 트랜지스터의 소스와 제4 트랜지스터의 게이트와 제5 트랜지스터의 게이트에 연결되는 제1 전류원;
   일단이 상기 제3 트랜지스터의 게이트와 상기 제4 트랜지스터의 드레인에 연결되고, 타단이 접지에 연결되는 제2 전류원;
   일단이 상기 전류부에 연결되고, 타단이 상기 제5 트랜지스터의 소스에 연결되는 제3 전류원;
   소스가 상기 제1 전류원과 상기 제4 트랜지스터의 게이트와 상기 제5 트랜지스터의 게이트에 연결되고, 게이트가 상기 제2 전류원과 상기 제4 트랜지스터의 드레인에 연결되고, 드레인이 접지에 연결되는 상기 제3 트랜지스터;
   소스가 상기 전류부에 연결되고, 게이트가 상기 제2 전류원과 상기 제3 트랜지스터의 소스와 상기 제5 트랜지스터의 게이트에 연결되고, 드레인이 상기 제3 트랜지스터의 게이트와 상기 제2 전류원에 연결되는 상기 제4 트랜지스터;
   소스가 상기 제3 전류원과 연결되고, 게이트가 상기 제2 전류원과 상기 제3 트랜지스터의 소스와 상기 제4 트랜지스터의 게이트에 연결되고, 드레인이 제6 트랜지스터의 소스와 게이트에 연결되는 상기 제5 트랜지스터; 및
   소스 및 게이트가 상기 제5 트랜지스터의 드레인에 연결되고, 드레인이 상기 접지에 연결되는 상기 제6 트랜지스터;를 포함하는 것을 특징으로 하는 RMS 검출기.
6. 제1항에 있어서, 상기 루트 회로부는,
   상기 합산 회로부로부터 출력되는 전압을 근거로 아래 수학식에 의해 상기 RMS 값을 연산하며,
   

   

   
   여기서, 상기 I_c는 전류부에서 공급되는 일정한 전류 값이고, 상기 K는 트랜스 컨덕턴스 파라미터이고, 상기 V_in1 ² 내지 상기 V_inN ²는 상기 복수의 전압/전류 감지부에서 출력되는 전압인 것을 특징으로 하는 RMS 검출기.
7. 제1항의 상기 RMS 검출기를 적용한 차단기에 있어서,
   임의의 부하의 전압 또는 전류 형태의 아날로그 신호를 검출하는 전압/전류 센싱기;
   상기 전압/전류 센싱기의 출력 전압을 근거로 RMS 값을 산출하는 상기 RMS 검출기; 및
   상기 RMS 검출기로부터 산출된 상기 RMS 값과 미리 설정된 기준 전압을 비교하여, 상기 차단기의 동작 상태를 제어하는 비교기;를 포함하는 것을 특징으로 하는 차단기.
8. 제7항에 있어서, 상기 RMS 검출기는,
   상기 전압/전류 센싱기의 출력 전압에 포함된 노이즈를 감쇄하는 것을 특징으로 하는 차단기.

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