JPH0145254B2 - - Google Patents
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- Publication number
- JPH0145254B2 JPH0145254B2 JP54031437A JP3143779A JPH0145254B2 JP H0145254 B2 JPH0145254 B2 JP H0145254B2 JP 54031437 A JP54031437 A JP 54031437A JP 3143779 A JP3143779 A JP 3143779A JP H0145254 B2 JPH0145254 B2 JP H0145254B2
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- JP
- Japan
- Prior art keywords
- circuit
- output
- hysteresis
- converter
- subtraction
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Links
- 238000006243 chemical reaction Methods 0.000 claims description 12
- 230000001934 delay Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 230000002411 adverse Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
Description
【発明の詳細な説明】
本発明はデジタル回路に制御用アナログ電圧を
加える場合にヒステリシスをかけてる制御用アナ
ログ電圧をＡ／Ｄ変換するアナログデジタル変換
装置に関する。
加える場合にヒステリシスをかけてる制御用アナ
ログ電圧をＡ／Ｄ変換するアナログデジタル変換
装置に関する。
従来制御用アナログ電圧をＡ／Ｄ変換して、例
えばデジタルパターン発生器に用いると、アナロ
グ電圧に加つたノイズや、あるいは制御用アナロ
グ電圧自体は変化しなくとも、Ａ／Ｄ変換する過
程で捨うノイズ等のためＡ／Ｄ変換器の下位ビツ
トがノイズ等の影響のために不安定となり、画面
に微少な変動が表われる。これをなくすため、微
少変動に対して出力が変動しないようなヒステリ
シス特性を有するＡ／Ｄ変換装置を通して、デジ
タルデータをデジタル機器に付加している。
えばデジタルパターン発生器に用いると、アナロ
グ電圧に加つたノイズや、あるいは制御用アナロ
グ電圧自体は変化しなくとも、Ａ／Ｄ変換する過
程で捨うノイズ等のためＡ／Ｄ変換器の下位ビツ
トがノイズ等の影響のために不安定となり、画面
に微少な変動が表われる。これをなくすため、微
少変動に対して出力が変動しないようなヒステリ
シス特性を有するＡ／Ｄ変換装置を通して、デジ
タルデータをデジタル機器に付加している。
従来のヒステリシス特性を有するＡ／Ｄ変換装
置を第１図に示す。第１図で、フエーダー等のア
ナログ電圧発生回路１からのアナログ電圧はＡ／
Ｄ変換回路２で例えば12ビツトのデジタル信号に
変換される。Ａ／Ｄ変換器２の出力はラツチ回路
３を通して出力端子４へ出力される。ここでＡ／
Ｄ変換器２の出力の下位ビツトが変動しても出力
に影響が出ないようにラツチ回路３で制御されて
おり、それを説明する。ラツチ回路３の出力は加
算回路５、引算回路６でヒステリシスデータ保持
回路７からのヒステリシスデータとそれぞれ加
算、減算される。ヒステリシスデータはＡ／Ｄ変
換後の12ビツト出力のうち例えば下位３ビツトく
らいの値をもち、入力電圧の変化がこれ以下の場
合出力を変えないようにするものである。比較回
路８ではＡ／Ｄ変換器２の出力が加算回路５から
のデータより大きくなつた場合にラツチゲート回
路１０を開いて、Ａ／Ｄ変換器２からの新しいデ
ータをラツチ回路３にラツチする。他方、比較回
路９ではＡ／Ｄ変換器２からのデータが引算回路
６からのデータより小さくなつた場合にラツチゲ
ート回路１０を開いてＡ／Ｄ変換器２からの新し
いデータがラツチ回路３にラツチする。このよう
に出力が制御され、Ａ／Ｄ変換器２の出力変動が
ヒステリシスデータ以下の場合は出力が変化しな
いようにしている。尚、Ａ／Ｄ変換器２からラツ
チパルスゲート回路１０へ送られているパルスは
Ａ／Ｄ変換終了パルスである。
置を第１図に示す。第１図で、フエーダー等のア
ナログ電圧発生回路１からのアナログ電圧はＡ／
Ｄ変換回路２で例えば12ビツトのデジタル信号に
変換される。Ａ／Ｄ変換器２の出力はラツチ回路
３を通して出力端子４へ出力される。ここでＡ／
Ｄ変換器２の出力の下位ビツトが変動しても出力
に影響が出ないようにラツチ回路３で制御されて
おり、それを説明する。ラツチ回路３の出力は加
算回路５、引算回路６でヒステリシスデータ保持
回路７からのヒステリシスデータとそれぞれ加
算、減算される。ヒステリシスデータはＡ／Ｄ変
換後の12ビツト出力のうち例えば下位３ビツトく
らいの値をもち、入力電圧の変化がこれ以下の場
合出力を変えないようにするものである。比較回
路８ではＡ／Ｄ変換器２の出力が加算回路５から
のデータより大きくなつた場合にラツチゲート回
路１０を開いて、Ａ／Ｄ変換器２からの新しいデ
ータをラツチ回路３にラツチする。他方、比較回
路９ではＡ／Ｄ変換器２からのデータが引算回路
６からのデータより小さくなつた場合にラツチゲ
ート回路１０を開いてＡ／Ｄ変換器２からの新し
いデータがラツチ回路３にラツチする。このよう
に出力が制御され、Ａ／Ｄ変換器２の出力変動が
ヒステリシスデータ以下の場合は出力が変化しな
いようにしている。尚、Ａ／Ｄ変換器２からラツ
チパルスゲート回路１０へ送られているパルスは
Ａ／Ｄ変換終了パルスである。
しかしながら、第１図の回路では出力がヒステ
リシスデータ幅で変化してゆくために、Ａ／Ｄ変
換器２の分解能が悪化してしまい制御がスムーズ
に行なわれなくなる欠点がある。
リシスデータ幅で変化してゆくために、Ａ／Ｄ変
換器２の分解能が悪化してしまい制御がスムーズ
に行なわれなくなる欠点がある。
したがつて、本発明の目的は従来の欠点を除き
分解能を悪化させることなくヒステリシスをかけ
ることができるアナログデジタル変換装置を提供
することである。
分解能を悪化させることなくヒステリシスをかけ
ることができるアナログデジタル変換装置を提供
することである。
本発明によれば、Ａ／Ｄ変換出力がヒステリシ
スデータ幅を超えて変化したとき、最終出力をヒ
ステリシスデータを超えた分につき変化させてゆ
くことにより分解能の低下がないヒステリシス回
路が得られる。
スデータ幅を超えて変化したとき、最終出力をヒ
ステリシスデータを超えた分につき変化させてゆ
くことにより分解能の低下がないヒステリシス回
路が得られる。
次に本発明の一実施例を示した図面を参照して
本発明を詳細に説明する。第２図は本発明の一実
施例を示す図で、図において、アナログ電圧発生
回路１１からのアナログ電圧はＡ／Ｄ変換器１２
でデジタルに変換されたあと、引算回路１４でラ
ツチ回路１３の出力と引算される。引算回路１４
の出力は加算回路１５、引算回路１６に送られ、
加算回路１５ではヒステリシスデータ保持回路１
７からのヒステリシスデータと引算回路１４の出
力とが加算され、他方引算回路１６ではヒステリ
シスデータと引算回路１４の出力とが引算され
る。加算回路１５、引算回路１６の出力はマルチ
プレクサ１８と判定回路１９に送られる。
本発明を詳細に説明する。第２図は本発明の一実
施例を示す図で、図において、アナログ電圧発生
回路１１からのアナログ電圧はＡ／Ｄ変換器１２
でデジタルに変換されたあと、引算回路１４でラ
ツチ回路１３の出力と引算される。引算回路１４
の出力は加算回路１５、引算回路１６に送られ、
加算回路１５ではヒステリシスデータ保持回路１
７からのヒステリシスデータと引算回路１４の出
力とが加算され、他方引算回路１６ではヒステリ
シスデータと引算回路１４の出力とが引算され
る。加算回路１５、引算回路１６の出力はマルチ
プレクサ１８と判定回路１９に送られる。
判定回路１９の動作を説明する。引算回路１６
の出力が「正」ならばＡ／Ｄ変換出力がヒステリ
シスデータ幅を超えて増加していることを示し、
このときマルチプレクサ１８は引算回路１６の出
力を演算回路１９に送り、ラツチ回路１３の出力
と加算され、この加算結果は遅延回路２０からの
遅延されたＡ／Ｄ変換終了パルスのタイミングで
ラツチ回路１３にラツチされて出力が変化する。
他方加算回路１５の出力が「負」ならば、Ａ／Ｄ
変換出力がヒステリシスデータ幅を超えて減少し
ていることを示し、このときマルチプレクサ１８
は加算回路１５の出力（負）を演算回路１９に送
り、ラツチ回路１３の出力と加算され、加算結果
はラツチ回路１３にＡ／Ｄ変換終了パルスのタイ
ミングでラツチされる。
の出力が「正」ならばＡ／Ｄ変換出力がヒステリ
シスデータ幅を超えて増加していることを示し、
このときマルチプレクサ１８は引算回路１６の出
力を演算回路１９に送り、ラツチ回路１３の出力
と加算され、この加算結果は遅延回路２０からの
遅延されたＡ／Ｄ変換終了パルスのタイミングで
ラツチ回路１３にラツチされて出力が変化する。
他方加算回路１５の出力が「負」ならば、Ａ／Ｄ
変換出力がヒステリシスデータ幅を超えて減少し
ていることを示し、このときマルチプレクサ１８
は加算回路１５の出力（負）を演算回路１９に送
り、ラツチ回路１３の出力と加算され、加算結果
はラツチ回路１３にＡ／Ｄ変換終了パルスのタイ
ミングでラツチされる。
本発明においては、以上説明したようにヒステ
リシスデータを超えた分につき、これを演算回路
１９で加算してゆくため、ラツチ回路１３の出力
においてはLSB等の下位ビツトで表わされる値
の変化も失うことはなく、分解能が落ちない。従
つて、スムーズなパターン変化が得られる。また
本発明においてはＡ／Ｄ変換器１２の出力とラツ
チ回路１３の出力との間にデータの差が生じる
が、これは制御の遅れとなつて現われるが、制御
自体に悪影響を与えることはない。また引算回路
１６、加算回路１５の出力が前述以外の場合は、
Ａ／Ｄ変換出力の変化幅がヒステリシスデータ以
内であるのでマルチプレクサ１８は演算回路１９
に零データを送り、ラツチ回路１３の出力は変化
しない。遅延回路２０の遅延量は演算時間に対応
した量である。第２図の構成では、Ａ／Ｄ変換器
の出力のデジタルデータの分解能を落さずにヒス
テリシスをかけることができる。
リシスデータを超えた分につき、これを演算回路
１９で加算してゆくため、ラツチ回路１３の出力
においてはLSB等の下位ビツトで表わされる値
の変化も失うことはなく、分解能が落ちない。従
つて、スムーズなパターン変化が得られる。また
本発明においてはＡ／Ｄ変換器１２の出力とラツ
チ回路１３の出力との間にデータの差が生じる
が、これは制御の遅れとなつて現われるが、制御
自体に悪影響を与えることはない。また引算回路
１６、加算回路１５の出力が前述以外の場合は、
Ａ／Ｄ変換出力の変化幅がヒステリシスデータ以
内であるのでマルチプレクサ１８は演算回路１９
に零データを送り、ラツチ回路１３の出力は変化
しない。遅延回路２０の遅延量は演算時間に対応
した量である。第２図の構成では、Ａ／Ｄ変換器
の出力のデジタルデータの分解能を落さずにヒス
テリシスをかけることができる。
第１図は従来のヒステリシス特性を有するアナ
ログデジタル変換装置を示す図、第２図は本発明
の一実施例を示す図。
ログデジタル変換装置を示す図、第２図は本発明
の一実施例を示す図。
Claims (1)
- １ アナログ電圧をデジタルデータに変換する
Ａ／Ｄ変換器と、第一の端子に供給された前記デ
ジタルデータから第二の端子に供給されているデ
ータを引く第一の引算回路と、前記デジタルデー
タの最下位ビツトに対応する幅よりも大きいヒス
テリシス幅を保持するヒステリシスデータ保持回
路と、前記第一の引算回路の出力と前記ヒステリ
シスデータ保持回路の出力とを加算する第一の加
算回路と、前記第一の引算回路の出力から前記ヒ
ステリシスデータ保持回路の出力を引く第二の引
算回路と、前記第一の加算回路の出力が負の場合
と前記第二の引算回路の出力が正の場合を判定す
る判定回路と、前記判定回路の出力により制御さ
れ前記第一の加算回路の出力が負の場合前記第一
の加算回路の出力を選択し前記第二の引算回路の
出力が正の場合前記第二の引算回路の出力を選択
しそれ以外の場合は零を選択して出力するマルチ
プレクサと、前記マルチプレクサの出力と前記第
二の端子に出ている出力とを加算する第二の加算
回路と、前記第二の加算回路の出力を所定のタイ
ミングでラツチし前記第二の端子へ供給するラツ
チ回路と、前記Ａ／Ｄ変換器からのＡ／Ｄ変換終
了を演算時間だけ遅延し前記所定のタイミングを
与える遅延回路とを具備し、前記ラツチ回路から
のヒステリシス特性を有するデジタルデータを出
力することを特徴とするアナログデジタル変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3143779A JPS55123232A (en) | 1979-03-16 | 1979-03-16 | Analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3143779A JPS55123232A (en) | 1979-03-16 | 1979-03-16 | Analog-to-digital converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55123232A JPS55123232A (en) | 1980-09-22 |
| JPH0145254B2 true JPH0145254B2 (ja) | 1989-10-03 |
Family
ID=12331204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3143779A Granted JPS55123232A (en) | 1979-03-16 | 1979-03-16 | Analog-to-digital converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55123232A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160221A (ja) * | 1984-01-31 | 1985-08-21 | Victor Co Of Japan Ltd | アナログ・デジタル変換装置 |
| JPS61189434U (ja) * | 1985-05-17 | 1986-11-26 | ||
| JPS62277817A (ja) * | 1986-05-27 | 1987-12-02 | Sony Corp | Ａ／ｄ変換回路 |
| JP2652722B2 (ja) * | 1990-06-04 | 1997-09-10 | シャープ株式会社 | アナログ―デジタル変換装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51109760A (en) * | 1975-03-24 | 1976-09-28 | Hitachi Ltd | aad henkanki |
| JPS51116657A (en) * | 1975-03-17 | 1976-10-14 | Siemens Ag | Hysteresis former for analoggtoodigital converter |
| JPS5432958A (en) * | 1977-08-19 | 1979-03-10 | Mitsubishi Electric Corp | Comparator circuit |
-
1979
- 1979-03-16 JP JP3143779A patent/JPS55123232A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51116657A (en) * | 1975-03-17 | 1976-10-14 | Siemens Ag | Hysteresis former for analoggtoodigital converter |
| JPS51109760A (en) * | 1975-03-24 | 1976-09-28 | Hitachi Ltd | aad henkanki |
| JPS5432958A (en) * | 1977-08-19 | 1979-03-10 | Mitsubishi Electric Corp | Comparator circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55123232A (en) | 1980-09-22 |
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