JPH0715329A - アナログ／デジタル変換装置 - Google Patents
アナログ／デジタル変換装置Info
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- JPH0715329A JPH0715329A JP5153339A JP15333993A JPH0715329A JP H0715329 A JPH0715329 A JP H0715329A JP 5153339 A JP5153339 A JP 5153339A JP 15333993 A JP15333993 A JP 15333993A JP H0715329 A JPH0715329 A JP H0715329A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 アナログ入力電圧が所定の電圧幅を超えたと
きのみ割込み信号を出力させ、CPU の割込み処理の頻度
を少なくする。 【構成】 アナログ入力電圧14をデジタル変換するアナ
ログ／デジタル変換器11と、アナログ／デジタル変換結
果を格納する比較用レジスタ18と、割込み信号16を出力
させない電圧幅を定める所定値ｎを格納するアナログ差
分レジスタ19と、比較用レジスタ18の値18a に所定値ｎ
を加減算する演算回路1Aと、比較用レジスタ18の値18a
に所定値ｎを加減算した演算結果1Aa 及びアナログ／デ
ジタル変換結果レジスタ12の値12a を比較する比較回路
1Bとを備える。
きのみ割込み信号を出力させ、CPU の割込み処理の頻度
を少なくする。 【構成】 アナログ入力電圧14をデジタル変換するアナ
ログ／デジタル変換器11と、アナログ／デジタル変換結
果を格納する比較用レジスタ18と、割込み信号16を出力
させない電圧幅を定める所定値ｎを格納するアナログ差
分レジスタ19と、比較用レジスタ18の値18a に所定値ｎ
を加減算する演算回路1Aと、比較用レジスタ18の値18a
に所定値ｎを加減算した演算結果1Aa 及びアナログ／デ
ジタル変換結果レジスタ12の値12a を比較する比較回路
1Bとを備える。
Description
【０００１】
【産業上の利用分野】本発明はアナログ電圧をデジタル
値に変換するアナログ／デジタル変換装置に関し、更に
詳述すればCPU の割込み処理の頻度を少なくできるアナ
ログ／デジタル変換装置に関するものである。
値に変換するアナログ／デジタル変換装置に関し、更に
詳述すればCPU の割込み処理の頻度を少なくできるアナ
ログ／デジタル変換装置に関するものである。
【０００２】
【従来の技術】シングルチップマイクロコンピュータに
は、アナログ／デジタル変換装置を内蔵しているものが
ある。図８はこのシングルチップマイクロコンピュータ
の構成を示すブロック図である。CPU 64と、アナログ／
デジタル変換器を備える周辺回路65…65とが夫々、アド
レスバス61、データバス62、コントロールバス63と接続
されている。
は、アナログ／デジタル変換装置を内蔵しているものが
ある。図８はこのシングルチップマイクロコンピュータ
の構成を示すブロック図である。CPU 64と、アナログ／
デジタル変換器を備える周辺回路65…65とが夫々、アド
レスバス61、データバス62、コントロールバス63と接続
されている。
【０００３】図９は周辺回路65に備えているアナログ／
デジタル変換装置の構成を示すブロック図である。アナ
ログ入力電圧14が入力されるアナログ／デジタル変換器
(以下A/D 変換器という) 11には、CPU 64からアナログ
／デジタル変換 (以下A/D 変換という) を開始するため
のA/D 変換開始信号13が入力される。A/D 変換器11がA/
D 変換したアナログ／デジタル変換値 (以下A/D 変換値
という)11bはA/D 変換結果レジスタ12へ入力される。A/
D 変換器11は、A/D 変換を終了する都度、CPU64へ割込
み信号16を出力するようになっている。
デジタル変換装置の構成を示すブロック図である。アナ
ログ入力電圧14が入力されるアナログ／デジタル変換器
(以下A/D 変換器という) 11には、CPU 64からアナログ
／デジタル変換 (以下A/D 変換という) を開始するため
のA/D 変換開始信号13が入力される。A/D 変換器11がA/
D 変換したアナログ／デジタル変換値 (以下A/D 変換値
という)11bはA/D 変換結果レジスタ12へ入力される。A/
D 変換器11は、A/D 変換を終了する都度、CPU64へ割込
み信号16を出力するようになっている。
【０００４】次にこのアナログ／デジタル変換装置の動
作を説明する。A/D 変換器11にCPU 64からのA/D 変換開
始信号13が入力されると、A/D 変換器11はA/D 変換動作
を開始する。そしてシングルチップマイクロコンピュー
タの外部からA/D 変換器11にアナログ入力電圧14が入力
されると、そのアナログ入力電圧14をA/D 変換器11がデ
ジタル値に変換し、変換を終了したときに、割込み信号
16を出力してCPU 64へ与える。またA/D 変換したA/D 変
換結果11b をA/D 変換結果レジスタ12へ出力し、A/D 変
換結果レジスタ12はA/D 変換結果11b を格納する。そし
てCPU 64はA/D 変換結果レジスタ12からA/D 変換結果11
b を読出す。
作を説明する。A/D 変換器11にCPU 64からのA/D 変換開
始信号13が入力されると、A/D 変換器11はA/D 変換動作
を開始する。そしてシングルチップマイクロコンピュー
タの外部からA/D 変換器11にアナログ入力電圧14が入力
されると、そのアナログ入力電圧14をA/D 変換器11がデ
ジタル値に変換し、変換を終了したときに、割込み信号
16を出力してCPU 64へ与える。またA/D 変換したA/D 変
換結果11b をA/D 変換結果レジスタ12へ出力し、A/D 変
換結果レジスタ12はA/D 変換結果11b を格納する。そし
てCPU 64はA/D 変換結果レジスタ12からA/D 変換結果11
b を読出す。
【０００５】
【発明が解決しようとする課題】前述したように従来の
アナログ／デジタル変換装置は、A/D 変換が終了する都
度、常に割込み信号を出力してCPU に割込み処理を行わ
せる。ところで、A/D 変換器に、例えば温度センサが出
力するアナログ電圧を入力してCPU により温度制御を行
わせる場合、温度センサの検出電圧たるアナログ入力電
圧が所定値以上変化した場合にCPU が温度制御のための
割込み処理を行えばよく、アナログ入力電圧の変化が所
定電圧幅以内である場合には、CPU は割込み処理をする
必要がない。
アナログ／デジタル変換装置は、A/D 変換が終了する都
度、常に割込み信号を出力してCPU に割込み処理を行わ
せる。ところで、A/D 変換器に、例えば温度センサが出
力するアナログ電圧を入力してCPU により温度制御を行
わせる場合、温度センサの検出電圧たるアナログ入力電
圧が所定値以上変化した場合にCPU が温度制御のための
割込み処理を行えばよく、アナログ入力電圧の変化が所
定電圧幅以内である場合には、CPU は割込み処理をする
必要がない。
【０００６】しかし乍ら、従来のアナログ／デジタル変
換装置では、アナログ入力電圧の変化が所定電圧幅以下
の場合でもA/D 変換が終了する都度割込み信号を発生さ
せるから、CPU は無用の割込み処理をすることになり、
他の処理が制約されるという問題がある。本発明は斯か
る問題に鑑み、アナログ入力電圧の変化が所定電圧幅以
内の場合には、割込み信号を発生させないアナログ／デ
ジタル変換装置を提供することを目的とする。
換装置では、アナログ入力電圧の変化が所定電圧幅以下
の場合でもA/D 変換が終了する都度割込み信号を発生さ
せるから、CPU は無用の割込み処理をすることになり、
他の処理が制約されるという問題がある。本発明は斯か
る問題に鑑み、アナログ入力電圧の変化が所定電圧幅以
内の場合には、割込み信号を発生させないアナログ／デ
ジタル変換装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】第１発明に係るアナログ
／デジタル変換装置は、アナログ電圧をデジタル値に変
換した変換結果を格納する第１レジスタと、割込み信号
を出力させない電圧幅を定める所定値を格納する第２レ
ジスタと、第１レジスタ及び第２レジスタの値を加減算
する演算回路と、該演算回路の演算結果及び前記変換結
果を比較する比較回路とを備えて、変換結果が所定の演
算結果に達したときに割込み信号を出力させ、当該変換
結果を第１レジスタへ入力して第１レジスタの値を更新
する構成にする。
／デジタル変換装置は、アナログ電圧をデジタル値に変
換した変換結果を格納する第１レジスタと、割込み信号
を出力させない電圧幅を定める所定値を格納する第２レ
ジスタと、第１レジスタ及び第２レジスタの値を加減算
する演算回路と、該演算回路の演算結果及び前記変換結
果を比較する比較回路とを備えて、変換結果が所定の演
算結果に達したときに割込み信号を出力させ、当該変換
結果を第１レジスタへ入力して第１レジスタの値を更新
する構成にする。
【０００８】第２発明に係るアナログ／デジタル変換装
置は、アナログ電圧をデジタル値に変換した変換結果を
格納する第１レジスタと、割込み信号を出力させない電
圧幅を定める所定値を格納する第２レジスタと、第１レ
ジスタ及び第２レジスタの値を加減算する演算回路と、
該演算回路の演算結果及び前記変換結果を比較する比較
回路とを備えて、アナログ電圧をデジタル値に変換する
都度、変換結果を第１レジスタへ入力して、第１レジス
タの値を更新し、変換結果が所定の演算結果に達したと
きに割込み信号を出力する構成にする。
置は、アナログ電圧をデジタル値に変換した変換結果を
格納する第１レジスタと、割込み信号を出力させない電
圧幅を定める所定値を格納する第２レジスタと、第１レ
ジスタ及び第２レジスタの値を加減算する演算回路と、
該演算回路の演算結果及び前記変換結果を比較する比較
回路とを備えて、アナログ電圧をデジタル値に変換する
都度、変換結果を第１レジスタへ入力して、第１レジス
タの値を更新し、変換結果が所定の演算結果に達したと
きに割込み信号を出力する構成にする。
【０００９】
【作用】第１発明では、演算回路は、第１レジスタに格
納している前回の割込み信号出力時の変換結果と、第２
レジスタに格納している所定値とを加減算した演算結果
を出力する。比較回路はアナログ電圧をデジタル値に変
換する都度、その変換結果と演算結果とを比較し、変換
結果が所定の演算結果に達したときに割込み信号を出力
させる信号を発生する。またこのときの変換結果を第１
レジスタへ入力して、第１レジスタの値を更新する。こ
れにより、前回の割込み信号出力時からアナログ電圧が
所定電圧幅以上変化した場合にのみ割込み信号を出力す
る。よってCPU の割込み処理の頻度を少なくできる。
納している前回の割込み信号出力時の変換結果と、第２
レジスタに格納している所定値とを加減算した演算結果
を出力する。比較回路はアナログ電圧をデジタル値に変
換する都度、その変換結果と演算結果とを比較し、変換
結果が所定の演算結果に達したときに割込み信号を出力
させる信号を発生する。またこのときの変換結果を第１
レジスタへ入力して、第１レジスタの値を更新する。こ
れにより、前回の割込み信号出力時からアナログ電圧が
所定電圧幅以上変化した場合にのみ割込み信号を出力す
る。よってCPU の割込み処理の頻度を少なくできる。
【００１０】第２発明では、演算回路は、第１レジスタ
に格納している前回のアナログ電圧をデジタル値に変換
したときの変換結果と、第２レジスタに格納している所
定値とを加減算した演算結果を出力する。比較回路はア
ナログ電圧をデジタル値に変換する都度、その変換結果
と演算結果とを比較し、変換結果が所定の演算結果に達
したときに割込み信号を出力させる信号を出力する。ま
たアナログ電圧をデジタル値に変換する都度、第１レジ
スタへ入力して第１レジスタの値を更新する。これによ
り、アナログ電圧をデジタル値に変換した前回の変換結
果の出力時から、アナログ電圧が所定電圧幅以上変化し
た場合にのみ割込み信号を出力する。よってCPU の割込
み処理の頻度を少なくできる。
に格納している前回のアナログ電圧をデジタル値に変換
したときの変換結果と、第２レジスタに格納している所
定値とを加減算した演算結果を出力する。比較回路はア
ナログ電圧をデジタル値に変換する都度、その変換結果
と演算結果とを比較し、変換結果が所定の演算結果に達
したときに割込み信号を出力させる信号を出力する。ま
たアナログ電圧をデジタル値に変換する都度、第１レジ
スタへ入力して第１レジスタの値を更新する。これによ
り、アナログ電圧をデジタル値に変換した前回の変換結
果の出力時から、アナログ電圧が所定電圧幅以上変化し
た場合にのみ割込み信号を出力する。よってCPU の割込
み処理の頻度を少なくできる。
【００１１】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係るアナログ／デジタル変換装
置の構成を示すブロック図である。デジタル値に変換す
べきアナログ入力電圧14は、A/D 変換器11へ入力され
る。A/D 変換器11がA/D 変換したA/D 変換値11b はA/D
変換結果レジスタ12へ入力され、A/D 変換終了信号11a
は制御回路15及び演算制御回路17へ入力される。A/D 変
換結果レジスタ12が格納している値12a はトライステー
トバッファ1C及び比較回路1Bへ入力される。トライステ
ートバッファ1Cから出力される値は第１レジスタたる比
較用レジスタ18へ入力される。比較用レジスタ18が格納
している値18a は演算回路1Aへ入力される。
述する。図１は本発明に係るアナログ／デジタル変換装
置の構成を示すブロック図である。デジタル値に変換す
べきアナログ入力電圧14は、A/D 変換器11へ入力され
る。A/D 変換器11がA/D 変換したA/D 変換値11b はA/D
変換結果レジスタ12へ入力され、A/D 変換終了信号11a
は制御回路15及び演算制御回路17へ入力される。A/D 変
換結果レジスタ12が格納している値12a はトライステー
トバッファ1C及び比較回路1Bへ入力される。トライステ
ートバッファ1Cから出力される値は第１レジスタたる比
較用レジスタ18へ入力される。比較用レジスタ18が格納
している値18a は演算回路1Aへ入力される。
【００１２】演算回路1Aには、アナログ差分レジスタ19
が格納している値19a が入力され、また演算制御回路17
からの加減算制御信号17a が入力される。演算回路1Aの
演算結果1Aa は比較回路1Bへ入力される。比較回路1Bが
出力する比較結果信号1Ba は制御回路15へ入力される。
制御回路15には図示していないCPU からA/D 変換開始信
号13が入力され、また図示しないクロック発生部から基
準クロック37が入力される。制御回路15から出力される
制御信号15a はトライステートバッファ1Cへ、A/D 制御
信号15b はA/D 変換器11へ与えられる。制御回路15から
は割込み信号16が出力される。なおA/D 変換器11にもク
ロック37が与えられる。
が格納している値19a が入力され、また演算制御回路17
からの加減算制御信号17a が入力される。演算回路1Aの
演算結果1Aa は比較回路1Bへ入力される。比較回路1Bが
出力する比較結果信号1Ba は制御回路15へ入力される。
制御回路15には図示していないCPU からA/D 変換開始信
号13が入力され、また図示しないクロック発生部から基
準クロック37が入力される。制御回路15から出力される
制御信号15a はトライステートバッファ1Cへ、A/D 制御
信号15b はA/D 変換器11へ与えられる。制御回路15から
は割込み信号16が出力される。なおA/D 変換器11にもク
ロック37が与えられる。
【００１３】図２は演算回路1Aの構成を示すブロック図
である。演算回路1Aは、複数のEXOR回路を備える１の補
数発生回路22と、加算器23と、複数のＤフリップフロッ
プを備えるデータラッチ24とにより構成されている。１
の補数発生回路22には、加減算制御回路17の値17a とア
ナログ差分レジスタ19に格納されている値19a とが入力
される。１の補数発生回路22からの出力信号は加算器23
の一方の入力端子Ａ0，Ａ1 …Ａn へ入力される。加算
器23の他方の入力端子Ｂ0 ，Ｂ1 …Ｂn には比較用レジ
スタ18の値18a が入力される。加算器23の出力端子
Ｓ0 ，Ｓ1 …Ｓn の出力信号はデータラッチ24のＤフリ
ップフロップの入力端子Ｄ，Ｄ…Ｄへ、加算器オーバー
フロー信号21はAND 回路25,26 の一側入力端子へ入力さ
れる。加減算制御回路17の値17a はインバータ27を介し
てAND 回路25,26 の他側入力端子へ入力される。AND 回
路25の出力信号21a はデータラッチ24のＤフリップフロ
ップのセット端子Ｓ，Ｓ…Ｓへ、AND 回路26の出力信号
21b はリセット端子Ｒ，Ｒ…Ｒへ入力される。データラ
ッチ24から演算結果1Aa が出力される。そして、１の補
数発生回路22は加減算制御信号17a により、アナログ差
分レジスタの値19a をそのまま出力するか、１の補数を
とり出力するかに制御される。加算器23は加減算制御信
号17a が“０”のとき、演算した値がオーバーフローす
ると、データラッチ24に用いられているＤフリップフロ
ップを、加算器オーバーフロー信号21とインバータ27の
出力信号との論理和の信号をＤフリップフロップのセッ
ト端子に入力して全ビットに”１”を出力するようにな
っている。また加減算制御信号１７ａが“１”のとき、
演算した値がオーバーフローしていなければＡＮＤ 回
路26の出力信号21b により、Ｄフリップフロップをリセ
ットして全ビットに“０”を出力するようになってい
る。
である。演算回路1Aは、複数のEXOR回路を備える１の補
数発生回路22と、加算器23と、複数のＤフリップフロッ
プを備えるデータラッチ24とにより構成されている。１
の補数発生回路22には、加減算制御回路17の値17a とア
ナログ差分レジスタ19に格納されている値19a とが入力
される。１の補数発生回路22からの出力信号は加算器23
の一方の入力端子Ａ0，Ａ1 …Ａn へ入力される。加算
器23の他方の入力端子Ｂ0 ，Ｂ1 …Ｂn には比較用レジ
スタ18の値18a が入力される。加算器23の出力端子
Ｓ0 ，Ｓ1 …Ｓn の出力信号はデータラッチ24のＤフリ
ップフロップの入力端子Ｄ，Ｄ…Ｄへ、加算器オーバー
フロー信号21はAND 回路25,26 の一側入力端子へ入力さ
れる。加減算制御回路17の値17a はインバータ27を介し
てAND 回路25,26 の他側入力端子へ入力される。AND 回
路25の出力信号21a はデータラッチ24のＤフリップフロ
ップのセット端子Ｓ，Ｓ…Ｓへ、AND 回路26の出力信号
21b はリセット端子Ｒ，Ｒ…Ｒへ入力される。データラ
ッチ24から演算結果1Aa が出力される。そして、１の補
数発生回路22は加減算制御信号17a により、アナログ差
分レジスタの値19a をそのまま出力するか、１の補数を
とり出力するかに制御される。加算器23は加減算制御信
号17a が“０”のとき、演算した値がオーバーフローす
ると、データラッチ24に用いられているＤフリップフロ
ップを、加算器オーバーフロー信号21とインバータ27の
出力信号との論理和の信号をＤフリップフロップのセッ
ト端子に入力して全ビットに”１”を出力するようにな
っている。また加減算制御信号１７ａが“１”のとき、
演算した値がオーバーフローしていなければＡＮＤ 回
路26の出力信号21b により、Ｄフリップフロップをリセ
ットして全ビットに“０”を出力するようになってい
る。
【００１４】次にこのアナログ／デジタル変換装置の動
作を各部信号のタイミングチャートを示す図３とともに
説明する。先ず、アナログ差分レジスタ19に、アナログ
入力電圧14が±ｎLSB (LSBは最小分解能) 以上変化した
ときに割込み信号16を発生させるためのｎの値、換言す
れば割込み信号を発生させないアナログ入力電圧の電圧
幅を定める値ｎを図示していないCPU により予め設定す
る。次に図３に示す期間31ＴでCPU から図３(b) に示す
A/D 変換開始信号13を制御回路15へ入力して、制御回路
15の初期化を行なう。これにより、制御回路15から図３
(c) に示すA/D制御信号15b を出力し、A/D 変換器11へ
入力すると、A/D 変換器11はアナログ入力電圧14のA/D
変換を開始する。
作を各部信号のタイミングチャートを示す図３とともに
説明する。先ず、アナログ差分レジスタ19に、アナログ
入力電圧14が±ｎLSB (LSBは最小分解能) 以上変化した
ときに割込み信号16を発生させるためのｎの値、換言す
れば割込み信号を発生させないアナログ入力電圧の電圧
幅を定める値ｎを図示していないCPU により予め設定す
る。次に図３に示す期間31ＴでCPU から図３(b) に示す
A/D 変換開始信号13を制御回路15へ入力して、制御回路
15の初期化を行なう。これにより、制御回路15から図３
(c) に示すA/D制御信号15b を出力し、A/D 変換器11へ
入力すると、A/D 変換器11はアナログ入力電圧14のA/D
変換を開始する。
【００１５】このようにA/D 変換開始信号13が入力さ
れ、１回目のA/D 変換が終了すると、A/D 変換器11は図
３(d) に示すA/D 変換終了信号11a を出力して制御回路
15及び演算制御回路17へ入力する。制御回路15は制御回
路15にA/D 変換終了信号11a が入力されてから、図３
(a) に示す基準クロック37の１周期（図３に示す期間32
Ｔ) 経過後に図３(c) に示すA/D 変換制御信号15b をA/
D 変換器11へ入力して、A/D 変換器11は２回目のA/D 変
換を開始する。また制御回路15はA/D 変換信号13が入力
されてから１回目のA/D 変換が終了すると、図３(f) に
示すA/D 変換結果レジスタ12の値12a と、図３(h) に示
す比較用レジスタ18の値18a とを比較せずに、図３(k)
に示す割込み信号16を出力して図示していないCPU へ与
える。CPU は、この割込み信号16が与えられると、１回
目のA/D 変換値をA/D 変換結果レジスタ12から初期値と
して読出し、同時にトライステートバッファ1Cへ制御信
号15aを与えてA/D 変換結果レジスタ12の値12a を図３
に示す期間32Ｔにおいて比較用レジスタ18に格納する。
れ、１回目のA/D 変換が終了すると、A/D 変換器11は図
３(d) に示すA/D 変換終了信号11a を出力して制御回路
15及び演算制御回路17へ入力する。制御回路15は制御回
路15にA/D 変換終了信号11a が入力されてから、図３
(a) に示す基準クロック37の１周期（図３に示す期間32
Ｔ) 経過後に図３(c) に示すA/D 変換制御信号15b をA/
D 変換器11へ入力して、A/D 変換器11は２回目のA/D 変
換を開始する。また制御回路15はA/D 変換信号13が入力
されてから１回目のA/D 変換が終了すると、図３(f) に
示すA/D 変換結果レジスタ12の値12a と、図３(h) に示
す比較用レジスタ18の値18a とを比較せずに、図３(k)
に示す割込み信号16を出力して図示していないCPU へ与
える。CPU は、この割込み信号16が与えられると、１回
目のA/D 変換値をA/D 変換結果レジスタ12から初期値と
して読出し、同時にトライステートバッファ1Cへ制御信
号15aを与えてA/D 変換結果レジスタ12の値12a を図３
に示す期間32Ｔにおいて比較用レジスタ18に格納する。
【００１６】そして２回目以降のA/D 変換が終了する
と、A/D 変換器11はA/D 変換終了信号11a を出力して制
御回路15へ入力する。制御回路15はA/D 変換終了信号11
a が入力されてから図３(a) に示す基準クロック37の１
周期（図３に示す期間34Ｔ) 経過後にA/D 制御信号15b
をA/D 変換器11へ与えて、図３に示す期間34Ｔにおいて
３回目のA/D 変換を開始する。また演算制御回路17にA/
D 変換終了信号11a が入力されたとき、演算制御回路17
は加減算制御信号17a を出力して演算回路1Aへ入力す
る。
と、A/D 変換器11はA/D 変換終了信号11a を出力して制
御回路15へ入力する。制御回路15はA/D 変換終了信号11
a が入力されてから図３(a) に示す基準クロック37の１
周期（図３に示す期間34Ｔ) 経過後にA/D 制御信号15b
をA/D 変換器11へ与えて、図３に示す期間34Ｔにおいて
３回目のA/D 変換を開始する。また演算制御回路17にA/
D 変換終了信号11a が入力されたとき、演算制御回路17
は加減算制御信号17a を出力して演算回路1Aへ入力す
る。
【００１７】それにより演算回路1Aは、前述したように
比較用レジスタ18の値18a とアナログ差分レジスタ19の
値19a との差の演算には、アナログ差分レジスタ19の値
19aの１の補数と比較用レジスタ18の値18a との和を演
算して、比較回路1Bへ入力する。比較回路1BはA/D 変換
結果レジスタ12の値12a が演算回路1Aの演算結果1Aa
よりも小さいときのみＬレベルの比較結果信号1Ba を出
力する。
比較用レジスタ18の値18a とアナログ差分レジスタ19の
値19a との差の演算には、アナログ差分レジスタ19の値
19aの１の補数と比較用レジスタ18の値18a との和を演
算して、比較回路1Bへ入力する。比較回路1BはA/D 変換
結果レジスタ12の値12a が演算回路1Aの演算結果1Aa
よりも小さいときのみＬレベルの比較結果信号1Ba を出
力する。
【００１８】そして、図３に示す期間34Ｔで図３(e) に
示すA/D 変換結果（２回目）が、A/D 変換結果レジスタ
12に格納される。またこの期間34Ｔに演算回路1Aは１回
目のA/D 変換結果である比較レジスタ18の値18a とアナ
ログ差分レジスタ19の値19aとの和を演算して比較回路1
Bへ入力する。比較回路1Bは、この演算結果1Aa とA/D
変換結果レジスタ12の値12a とを比較する。その結果、
演算結果1Aa が小さいときのみＨレベルの比較結果信号
1Ba を出力する。そしてこの比較結果である比較結果信
号1Ba を制御回路15へ入力する。
示すA/D 変換結果（２回目）が、A/D 変換結果レジスタ
12に格納される。またこの期間34Ｔに演算回路1Aは１回
目のA/D 変換結果である比較レジスタ18の値18a とアナ
ログ差分レジスタ19の値19aとの和を演算して比較回路1
Bへ入力する。比較回路1Bは、この演算結果1Aa とA/D
変換結果レジスタ12の値12a とを比較する。その結果、
演算結果1Aa が小さいときのみＨレベルの比較結果信号
1Ba を出力する。そしてこの比較結果である比較結果信
号1Ba を制御回路15へ入力する。
【００１９】次に図３に示す期間35Ｔで演算回路1Aに、
演算制御回路17から加減算制御信号17a が入力される
と、演算回路1Aは１の補数発生回路22によりアナログ差
分レジスタ19の値19a の１の補数をとる。１の補数をと
った値と比較用レジスタ18の値18a との和を演算して比
較回路1Bへ入力する。比較回路1Bは、この演算結果1Aa
とA/D 変換結果レジスタ12の値12a とを比較して、比較
結果である比較結果信号1Ba を出力し制御回路15へ入力
する。これにより制御回路15は比較結果信号1Ba を図
３に示す期間34Ｔ, 35Ｔでラッチし、期間34Ｔで”Ｈ”
レベル又は期間35Ｔで“Ｌ”レベルであった場合には期
間36ＴでＬレベルに反転した割込み信号16を出力する。
同時にトライステートバッファ1Cへ制御信号15a を入力
し、A/D変換結果レジスタ12の値12a を比較用レジスタ1
8に格納し、比較用レジスタ18の値を更新する。
演算制御回路17から加減算制御信号17a が入力される
と、演算回路1Aは１の補数発生回路22によりアナログ差
分レジスタ19の値19a の１の補数をとる。１の補数をと
った値と比較用レジスタ18の値18a との和を演算して比
較回路1Bへ入力する。比較回路1Bは、この演算結果1Aa
とA/D 変換結果レジスタ12の値12a とを比較して、比較
結果である比較結果信号1Ba を出力し制御回路15へ入力
する。これにより制御回路15は比較結果信号1Ba を図
３に示す期間34Ｔ, 35Ｔでラッチし、期間34Ｔで”Ｈ”
レベル又は期間35Ｔで“Ｌ”レベルであった場合には期
間36ＴでＬレベルに反転した割込み信号16を出力する。
同時にトライステートバッファ1Cへ制御信号15a を入力
し、A/D変換結果レジスタ12の値12a を比較用レジスタ1
8に格納し、比較用レジスタ18の値を更新する。
【００２０】また、期間34Ｔで“Ｌ”レベルであり、か
つ期間35Ｔで“Ｈ”であった場合には期間36Ｔで割込み
信号16を出力しない。つまりA/D 変換結果レジスタ12の
値12a が、演算結果1Aa の範囲内であれば割込み信号16
を出力しない。そして図３に示す期間36Ｔ以降は、期間
33Ｔ〜36Ｔの動作と同様の動作を繰返す。
つ期間35Ｔで“Ｈ”であった場合には期間36Ｔで割込み
信号16を出力しない。つまりA/D 変換結果レジスタ12の
値12a が、演算結果1Aa の範囲内であれば割込み信号16
を出力しない。そして図３に示す期間36Ｔ以降は、期間
33Ｔ〜36Ｔの動作と同様の動作を繰返す。
【００２１】そのため図４に示すように、１回目のA/D
変換終了後と前回の割込み信号16出力時のA/D 変換結果
に対し、アナログ入力電圧14が±ｎLSB 以上に変化した
場合には割込み信号16を出力することになる。しかし、
前回のA/D 変換時のA/D 変換結果に対し±ｎLSB 以下の
変化をしても割込み信号16を出力することがない。した
がって、例えば制御温度を、割込み信号を出力する都
度、変更してCPU により温度制御を行わせる場合、CPU
割込み処理の頻度を減少させ得て、温度制御のためのCP
U の負荷を低減できる。
変換終了後と前回の割込み信号16出力時のA/D 変換結果
に対し、アナログ入力電圧14が±ｎLSB 以上に変化した
場合には割込み信号16を出力することになる。しかし、
前回のA/D 変換時のA/D 変換結果に対し±ｎLSB 以下の
変化をしても割込み信号16を出力することがない。した
がって、例えば制御温度を、割込み信号を出力する都
度、変更してCPU により温度制御を行わせる場合、CPU
割込み処理の頻度を減少させ得て、温度制御のためのCP
U の負荷を低減できる。
【００２２】図５は本発明に係るアナログ／デジタル変
換装置の他の実施例の要部構成を示すブロック図であ
る。制御回路15が出力する制御信号15a はトライステー
トバッファ43へ入力される。A/D 変換器11が出力するA/
D 変換終了信号11a は制御回路15、演算制御回路17及び
ウエイト回路44へ入力される。ウエイト回路44はA/D 変
換終了信号11a を図３(a) で示す基準クロック37の２周
期分遅延させた出力信号44a を出力するようになってお
り、この出力信号44a はトライステートバッファ42へ入
力される。レジスタ41の値41a はトライステートバッフ
ァ43の負論理の制御端子及びトライステートバッファ42
の制御端子へ与えられる。トライステートバッファ42,4
3 の出力信号42a はトライステートバッファ1Cの制御端
子へ与えられる。それ以外の構成は図１に示した構成と
同様となっており、同一構成部分には同一符号を付して
いる。そのため、このアナログ／デジタル変換装置は、
レジスタ41に予め格納している値41a により、比較用レ
ジスタ18の値18a を更新するタイミングをA/D 変換を終
了する都度、または割込み信号16が発生する都度のいず
れかに切換えできるようになっている。
換装置の他の実施例の要部構成を示すブロック図であ
る。制御回路15が出力する制御信号15a はトライステー
トバッファ43へ入力される。A/D 変換器11が出力するA/
D 変換終了信号11a は制御回路15、演算制御回路17及び
ウエイト回路44へ入力される。ウエイト回路44はA/D 変
換終了信号11a を図３(a) で示す基準クロック37の２周
期分遅延させた出力信号44a を出力するようになってお
り、この出力信号44a はトライステートバッファ42へ入
力される。レジスタ41の値41a はトライステートバッフ
ァ43の負論理の制御端子及びトライステートバッファ42
の制御端子へ与えられる。トライステートバッファ42,4
3 の出力信号42a はトライステートバッファ1Cの制御端
子へ与えられる。それ以外の構成は図１に示した構成と
同様となっており、同一構成部分には同一符号を付して
いる。そのため、このアナログ／デジタル変換装置は、
レジスタ41に予め格納している値41a により、比較用レ
ジスタ18の値18a を更新するタイミングをA/D 変換を終
了する都度、または割込み信号16が発生する都度のいず
れかに切換えできるようになっている。
【００２３】次にこのアナログ／デジタル変換装置の動
作を説明する。レジスタ41の値41aによりトライステー
トバッファ42,43 が切換制御されて、トライステートバ
ッファ1Cを制御する制御信号42a は制御信号15a 又はA/
D 変換終了信号11a を遅延させたウエイト回路44の出力
信号44a に切換わる。いま、レジスタ41の値が”１”の
ときは、制御信号41a が”Ｈ”レベルとなり、トライス
テートバッファ42がオンして、ウエイト回路44からのA/
D 変換終了信号11a を遅延させた出力信号44a がトラ
イステートバッファ42から出力され制御信号42a とな
る。この場合、図３に示す期間36Ｔで、トライステート
バッファ1Cを制御するA/D 変換終了信号11a による制
御信号42a がA/D 変換が終了する都度常に発生し、比較
用レジスタ18の値は、A/D 変換が終了する都度更新され
る。そのため図６に示すようにアナログ入力電圧14が前
回のA/D 変換結果に対し±ｎLSB 以下の範囲で変化する
ような緩やかな変化をしている場合には割込み信号16が
発生せず、単位時間当たりにに急激な変化をしたときに
割込み信号を発生してCPU に割込み処理をさせることに
なる。そのため例えば温度を緩やかに上昇又は下降させ
るような温度制御をCPU により行わせる場合にはCPU の
割込み処理の頻度を少なくできることになる。
作を説明する。レジスタ41の値41aによりトライステー
トバッファ42,43 が切換制御されて、トライステートバ
ッファ1Cを制御する制御信号42a は制御信号15a 又はA/
D 変換終了信号11a を遅延させたウエイト回路44の出力
信号44a に切換わる。いま、レジスタ41の値が”１”の
ときは、制御信号41a が”Ｈ”レベルとなり、トライス
テートバッファ42がオンして、ウエイト回路44からのA/
D 変換終了信号11a を遅延させた出力信号44a がトラ
イステートバッファ42から出力され制御信号42a とな
る。この場合、図３に示す期間36Ｔで、トライステート
バッファ1Cを制御するA/D 変換終了信号11a による制
御信号42a がA/D 変換が終了する都度常に発生し、比較
用レジスタ18の値は、A/D 変換が終了する都度更新され
る。そのため図６に示すようにアナログ入力電圧14が前
回のA/D 変換結果に対し±ｎLSB 以下の範囲で変化する
ような緩やかな変化をしている場合には割込み信号16が
発生せず、単位時間当たりにに急激な変化をしたときに
割込み信号を発生してCPU に割込み処理をさせることに
なる。そのため例えば温度を緩やかに上昇又は下降させ
るような温度制御をCPU により行わせる場合にはCPU の
割込み処理の頻度を少なくできることになる。
【００２４】一方、レジスタ41の値が”０”のときは制
御信号41a がＬレベルとなり、制御信号15a がトライス
テートバッファ43を介して出力され、制御信号42a とな
る。そのため、この場合は図１に示したアナログ／デジ
タル変換装置と同様の動作となり、図４に示しているよ
うに、前回の割込み信号出力時のA/D 変換結果に対して
アナログ入力電圧が±ｎLSB 以上変化したときに割込み
信号16を出力することになる。そのため例えば制御温度
を、割込み信号を出力する都度変更してCPU により温度
制御を行わせる場合、CPU の割込み処理の頻度を少なく
できる。
御信号41a がＬレベルとなり、制御信号15a がトライス
テートバッファ43を介して出力され、制御信号42a とな
る。そのため、この場合は図１に示したアナログ／デジ
タル変換装置と同様の動作となり、図４に示しているよ
うに、前回の割込み信号出力時のA/D 変換結果に対して
アナログ入力電圧が±ｎLSB 以上変化したときに割込み
信号16を出力することになる。そのため例えば制御温度
を、割込み信号を出力する都度変更してCPU により温度
制御を行わせる場合、CPU の割込み処理の頻度を少なく
できる。
【００２５】図７は本発明に係るアナログ／デジタル変
換装置の更に他の実施例の要部構成を示すブロック図で
ある。割込み信号を発生させない電圧幅を定める値であ
る＋ｎLSB の値を格納しているアナログ差分レジスタ51
と、−ｍLSB （ｍは１，２，３…）の値を格納している
アナログ差分レジスタ52とを設けている。アナログ差分
レジスタ51(52)の値はトライステートバッファ53(54)を
介して演算回路1Aへ入力される。トライステートバッフ
ァ53,54 の制御端子には、演算制御回路17から出力され
る加減算制御信号17a が与えられる。それ以外の構成は
図１に示すアナログ／デジタル変換装置の構成と同様と
なっており、同一構成部分には同一符号を付している。
換装置の更に他の実施例の要部構成を示すブロック図で
ある。割込み信号を発生させない電圧幅を定める値であ
る＋ｎLSB の値を格納しているアナログ差分レジスタ51
と、−ｍLSB （ｍは１，２，３…）の値を格納している
アナログ差分レジスタ52とを設けている。アナログ差分
レジスタ51(52)の値はトライステートバッファ53(54)を
介して演算回路1Aへ入力される。トライステートバッフ
ァ53,54 の制御端子には、演算制御回路17から出力され
る加減算制御信号17a が与えられる。それ以外の構成は
図１に示すアナログ／デジタル変換装置の構成と同様と
なっており、同一構成部分には同一符号を付している。
【００２６】次にこのアナログ／デジタル変換装置の動
作を説明する。図３に示す期間34Ｔ, 35Ｔにおいて、演
算制御回路17は演算回路1Aへ加減算制御信号17a を入力
する。またこの加減算制御信号17a によりトライステー
トバッファ53,54 を切換制御して、アナログ差分レジス
タ51又は52の値を演算回路1Aへ入力する。そして図３に
示す期間34Ｔでは加減算制御信号17a によりアナログ差
分レジスタ51の値をトライステートバッファ53を介して
演算回路1Aへ入力する。
作を説明する。図３に示す期間34Ｔ, 35Ｔにおいて、演
算制御回路17は演算回路1Aへ加減算制御信号17a を入力
する。またこの加減算制御信号17a によりトライステー
トバッファ53,54 を切換制御して、アナログ差分レジス
タ51又は52の値を演算回路1Aへ入力する。そして図３に
示す期間34Ｔでは加減算制御信号17a によりアナログ差
分レジスタ51の値をトライステートバッファ53を介して
演算回路1Aへ入力する。
【００２７】演算回路1Aは、入力されたこの値と比較用
レジスタ18の値18a との和を演算し、比較回路1Bによ
り、演算結果1Aa とA/D 変換結果レジスタ12の値12a と
を比較して、比較結果である比較結果信号1Ba を制御回
路15へ入力する。同様に図３に示す期間35Ｔでは加減算
制御信号17a によりアナログ差分レジスタ52の値をトラ
イステートバッファ54を介して演算回路1Aへ入力する。
演算回路1Aは、入力されたこの値と、比較用レジスタ18
の値18a との差を演算し、比較回路1Bにより、この演算
結果1Aa とA/D 変換結果レジスタ12の値12a とを比較す
る。
レジスタ18の値18a との和を演算し、比較回路1Bによ
り、演算結果1Aa とA/D 変換結果レジスタ12の値12a と
を比較して、比較結果である比較結果信号1Ba を制御回
路15へ入力する。同様に図３に示す期間35Ｔでは加減算
制御信号17a によりアナログ差分レジスタ52の値をトラ
イステートバッファ54を介して演算回路1Aへ入力する。
演算回路1Aは、入力されたこの値と、比較用レジスタ18
の値18a との差を演算し、比較回路1Bにより、この演算
結果1Aa とA/D 変換結果レジスタ12の値12a とを比較す
る。
【００２８】この比較結果を比較結果信号1Ba により制
御回路15へ入力する。制御回路15は比較結果信号1Ba を
図３の期間34Ｔ, 35Ｔでラッチし、期間34Ｔで“Ｈ”レ
ベル又は期間35Ｔで“Ｌ”レベルを出力していれば、期
間36Ｔで割込み信号16を出力する。同時にトライステー
トバッファ1Cへ制御信号15a を入力して、A/D 変換結果
レジスタ12の値12a を比較用レジスタ18に格納する。こ
のような動作によりA/D 変換結果レジスタ12の値12a が
比較用レジスタ18の値18a よりも＋ｎ以上、または比較
用レジスタ18の値18a よりも−ｍ以下のときに割込み信
号16を出力する。そのため、この場合も前述したと同様
に割込み信号を出力する頻度を少なくできて、CPU の割
込み処理の頻度を少なくすることができる。
御回路15へ入力する。制御回路15は比較結果信号1Ba を
図３の期間34Ｔ, 35Ｔでラッチし、期間34Ｔで“Ｈ”レ
ベル又は期間35Ｔで“Ｌ”レベルを出力していれば、期
間36Ｔで割込み信号16を出力する。同時にトライステー
トバッファ1Cへ制御信号15a を入力して、A/D 変換結果
レジスタ12の値12a を比較用レジスタ18に格納する。こ
のような動作によりA/D 変換結果レジスタ12の値12a が
比較用レジスタ18の値18a よりも＋ｎ以上、または比較
用レジスタ18の値18a よりも−ｍ以下のときに割込み信
号16を出力する。そのため、この場合も前述したと同様
に割込み信号を出力する頻度を少なくできて、CPU の割
込み処理の頻度を少なくすることができる。
【００２９】
【発明の効果】以上詳述したように第１発明は、前回の
割込み信号を出力したときのA/D 変換結果に対して、ア
ナログ電圧が所定値以上変化した場合に割込み信号を出
力するようにしたから、A/D 変換を終了する都度、割込
み信号を出力することがなく、CPU を割込み処理させる
頻度を少なくできる。そのため例えば制御温度を割込み
信号を出力する都度変更して、温度制御をCPU に行わせ
る場合に、CPU の割込み処理の頻度を減少させることが
できる。
割込み信号を出力したときのA/D 変換結果に対して、ア
ナログ電圧が所定値以上変化した場合に割込み信号を出
力するようにしたから、A/D 変換を終了する都度、割込
み信号を出力することがなく、CPU を割込み処理させる
頻度を少なくできる。そのため例えば制御温度を割込み
信号を出力する都度変更して、温度制御をCPU に行わせ
る場合に、CPU の割込み処理の頻度を減少させることが
できる。
【００３０】第２発明は前回のA/D 変換を終了したとき
のA/D 変換結果に対してアナログ電圧が所定値以上変化
した場合に割込み信号を出力するようにしたから、単位
時間にアナログ電圧が急変しなければ割込み信号を出力
することがなく、CPU を割込み処理させる頻度を少なく
できる。そのため、例えば温度を緩やかに上昇又は下降
させるような温度制御をCPU に行わせる場合に、CPU を
割込み処理させる頻度を減少させることができる。その
ため本発明によれば、CPU を割込み処理させる頻度が少
ないアナログ／デジタル変換装置を提供できる優れた効
果を奏する。
のA/D 変換結果に対してアナログ電圧が所定値以上変化
した場合に割込み信号を出力するようにしたから、単位
時間にアナログ電圧が急変しなければ割込み信号を出力
することがなく、CPU を割込み処理させる頻度を少なく
できる。そのため、例えば温度を緩やかに上昇又は下降
させるような温度制御をCPU に行わせる場合に、CPU を
割込み処理させる頻度を減少させることができる。その
ため本発明によれば、CPU を割込み処理させる頻度が少
ないアナログ／デジタル変換装置を提供できる優れた効
果を奏する。
【図１】本発明に係るアナログ／デジタル変換装置の要
部構成を示すブロック図である。
部構成を示すブロック図である。
【図２】演算回路の構成を示すブロック図である。
【図３】各部信号のタイミングを表す図である。
【図４】アナログ入力電圧の変化と割込み信号の発生時
点との関係を示す図である。
点との関係を示す図である。
【図５】本発明に係るアナログ／デジタル変換装置の他
の実施例の要部構成を示すブロック図である。
の実施例の要部構成を示すブロック図である。
【図６】アナログ入力電圧の変化と割込み信号の発生時
点との関係を示す図である。
点との関係を示す図である。
【図７】本発明に係るアナログ／デジタル変換装置の更
に他の実施例の要部構成を示すブロック図である。
に他の実施例の要部構成を示すブロック図である。
【図８】シングルチップマイクロコンピュータの要部構
成を示す模式図である。
成を示す模式図である。
【図９】従来のアナログ／デジタル変換装置の構成を示
すブロック図である。
すブロック図である。
1A 演算回路 1B 比較回路 11 アナログ／デジタル変換器 12 アナログ／デジタル変換結果レジスタ 15 制御回路 17 演算制御回路 18 比較用レジスタ 19 アナログ差分レジスタ 41 レジスタ 42,43 トライステートバッファ 51,52 アナログ差分レジスタ
Claims (2)
- 【請求項１】 アナログ電圧をデジタル値に変換するア
ナログ／デジタル変換装置において、前記アナログ電圧
をデジタル値に変換した変換結果を格納する第１レジス
タと、割込み信号を出力させない電圧幅を定める所定値
を格納する第２レジスタと、第１レジスタ及び第２レジ
スタの値を加減算する演算回路と、該演算回路の演算結
果及び前記変換結果を比較する比較回路とを備え、変換
結果が所定の演算結果に達した場合にのみ割込み信号を
出力させ、当該変換結果を第１レジスタへ入力して第１
レジスタの値を更新すべく構成してあることを特徴とす
るアナログ／デジタル変換装置。 - 【請求項２】 アナログ電圧をデジタル値に変換するア
ナログ／デジタル変換装置において、前記アナログ電圧
をデジタル値に変換した変換結果を格納する第１レジス
タと、割込み信号を出力させない電圧幅を定める所定値
を格納する第２レジスタと、第１レジスタ及び第２レジ
スタの値を加減算する演算回路と、該演算回路の演算結
果及び前記変換結果を比較する比較回路とを備え、アナ
ログ電圧をデジタル値に変換する都度、変換結果を第１
レジスタへ入力して第１レジスタの値を更新し、変換結
果が所定の演算結果に達した場合にのみ割込み信号を出
力すべく構成していることを特徴とするアナログ／デジ
タル変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5153339A JPH0715329A (ja) | 1993-06-24 | 1993-06-24 | アナログ／デジタル変換装置 |
| DE19944416170 DE4416170A1 (de) | 1993-06-24 | 1994-05-06 | Analog/Digital-Wandlersystem |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5153339A JPH0715329A (ja) | 1993-06-24 | 1993-06-24 | アナログ／デジタル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0715329A true JPH0715329A (ja) | 1995-01-17 |
Family
ID=15560316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5153339A Pending JPH0715329A (ja) | 1993-06-24 | 1993-06-24 | アナログ／デジタル変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0715329A (ja) |
| DE (1) | DE4416170A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5675657B2 (ja) * | 2010-02-03 | 2015-02-25 | パナソニックＩｐマネジメント株式会社 | 誘導加熱調理器及びその制御方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0876930A (ja) * | 1994-09-05 | 1996-03-22 | Mitsubishi Denki Semiconductor Software Kk | Ａｄ変換装置及びそれを内蔵したデータ処理装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3220434A1 (de) * | 1982-05-29 | 1983-12-01 | Robert Bosch Gmbh, 7000 Stuttgart | Verfahren zur ueberwachung einer messgroesse |
-
1993
- 1993-06-24 JP JP5153339A patent/JPH0715329A/ja active Pending
-
1994
- 1994-05-06 DE DE19944416170 patent/DE4416170A1/de not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5675657B2 (ja) * | 2010-02-03 | 2015-02-25 | パナソニックＩｐマネジメント株式会社 | 誘導加熱調理器及びその制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4416170A1 (de) | 1995-01-05 |
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