JPH0537372A - アナログ／デジタル変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 簡便な構成によりアナログ信号をデジタル信
号に変換する分解能を格段に向上することができるアナ
ログ／デジタル変換装置を提供することである。 【構成】 Ａ／Ｄ変換素子１９に設定される参照電圧Ｖ
ｒ２をアナログ入力信号ＶＡの最大幅に対応する電圧Ｖ
ｍに対して、 【数４】 【数３】 と定める。この状態でＡ／Ｄ変換素子１９からの出力デ
ジタル信号を加減算器２２、フリップフロップ回路２４
およびデータバス２３，２５を有する回路構成によって
繰り返し加算あるいは減算の演算を行い、（ｎ＋α）ビ
ットのデジタル信号を得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ信号をデジタ
ル信号に変換する装置に関する。

【０００２】

【従来の技術】図５は、並列比較型の典型的なアナログ
／デジタル変換回路１のブロック図である。この従来例
では、アナログ信号ＶＡを３ビットのデジタル信号ａ
０，ａ１，ａ２に変換する。したがって参照電圧Ｖｒは
同一の抵抗値Ｒを要する８つの抵抗Ｒ１〜Ｒ８で分割さ
れ、各抵抗Ｒ１〜Ｒ８の各接続点の電位は７つの比較器
２の一方入力端子にそれぞれ入力される。各比較器２の
他方入力端子には、前記アナログ信号ＶＡが共通に入力
される。各比較器２の出力は、隣接する比較器２の出力
同士が６つのＡＮＤ回路３にそれぞれ入力される。各Ａ
ＮＤ回路３の出力は３つのＮＡＮＤ回路４に図示のよう
にそれぞれ入力され、各ＮＡＮＤ回路４の出力が前記３
ビットのデジタル信号ａ０〜ａ２として出力される。

【０００３】

【発明が解決しようとする課題】この並列比較型のアナ
ログ／デジタル回路１は、アナログ信号ＶＡを比較器２
による比較動作と、ＡＮＤ回路３およびＮＡＮＤ回路４
による論理処理動作とによってデジタル信号に変換でき
るため高速処理を特徴とする。しかしながらこの従来例
では、デジタル信号の分解能を向上するために出力のビ
ット数を増大すると、ビット数ｎに対して比較器２がほ
ぼ２のｎ乗個必要となるため、構成が大型化しかつ複雑
になるという不具合を生じる。また多数の比較器２が必
要なるため回路構成における信号／雑音特性の改善が必
要となり、ノイズをキャンセルする回路構成が必要とな
る。この点においても構成が複雑になるという不具合を
生じる。

【０００４】本発明の目的は、上述の技術的課題を解消
し、簡便な構成によりアナログ信号をデジタル信号に変
換する分解能を格段に向上することができるアナログ／
デジタル変換装置を提供することである。

【０００５】

【課題を解決するための手段】本発明は、アナログ入力
信号の予め定める微少期間における変化量を算出して変
化量信号を導出する変化量算出手段と、前記変化量信号
が入力され、前記アナログ入力信号の最大変化量に対応
する第１参照電圧Ｖｒ１に対し、前記変化量が最大値の
アナログ入力信号の最大変化量に対する比率１／Ｋ

【０００６】

【数３】

【０００７】に対応して定められる第２参照電圧Ｖｒ２
が入力され、第２参照電圧Ｖｒ２に基づいて変化量信号
をｎビットのデジタル信号に変換する信号変換手段と、
信号変換手段からのｎビットのデジタル信号を（ｎ＋
α）ビットの範囲で順次演算して出力する演算手段とを
含むことを特徴とするアナログ／デジタル変換装置であ
る。

【０００８】また本発明は、アナログ入力信号の予め定
める微少期間における変化量を算出して変化量信号を導
出する変化量算出手段と、前記変化量信号が入力され、
前記アナログ入力信号の最大変化量に対応する第１参照
電圧Ｖｒ１と、前記変化量の最大値のアナログ入力信号
の最大変化量に対する比率１／Ｋ

【０００９】

【数３】

【００１０】に対応して定められる第２参照電圧Ｖｒ２
とのいずれか一方が選ばれて入力され、第１参照電圧Ｖ
ｒ１あるいは第２参照電圧Ｖｒ２のいずれかに基づい
て、前記アナログ入力信号あるいは変化量信号をｎビッ
トのデジタル信号に変換する信号変換手段と、信号変換
手段からのｎビットのデジタル信号を（ｎ＋α）ビット
の範囲で順次演算して出力する演算手段とを含むことを
特徴とするアナログ／デジタル変換装置である。

【００１１】

【作用】本発明に従うアナログ／デジタル変換装置にお
いて、アナログ入力信号は変化量算出手段に入力され、
予め定める微少期間における変化量が算出され、変化量
信号が導出される。この変化量信号は、信号変換手段に
入力され、さらに前記アナログ入力信号の最大変化量に
対応する第１参照電圧Ｖｒ１に対し、前記変化量が最大
値のアナログ入力信号の最大変化量に対する比率１／Ｋ

【００１２】

【数３】

【００１３】に対応して定められる第２参照電圧Ｖｒ２
が入力される。信号変換手段は、この第２参照電圧Ｖｒ
２に基づいて変化量信号をｎビットのデジタル信号に変
換する。信号変換手段からの前記微少期間毎のｎビット
のデジタル信号は演算手段に入力され、微少期間毎のｎ
ビットのデジタル信号が（ｎ＋α）ビットの範囲で順次
演算される。ここで前記アナログ入力信号の予め定める
微少期間における変化量は、増大または減少のいずれか
であり、したがって変化量信号は正または負の符号を有
するものである。

【００１４】このようにしてｎビットの分解能を有する
信号変換手段を用い、しかも最終的なデジタル信号出力
として（ｎ＋α）ビットのデジタル信号を得ることがで
きる。これにより従来例で説明したように、デジタル信
号出力の分解能を増大するに際して、信号変換手段の回
路構成が大型化かつ複雑になる事態を防止することがで
き、構成の簡略化を図ることができる。しかもデジタル
信号出力の分解能を増大することができる。

【００１５】また前記信号変換手段に前記変化量信号が
入力され、かつ前記アナログ入力信号の最大変化量に対
応する第１参照電圧Ｖｒ１が選ばれて、アナログ入力信
号がデジタル信号に変換され、この後、前記変化量が最
大値のアナログ入力信号の最大変化量に対する前記比率
１／Ｋに対応して定められる第２参照電圧Ｖｒ２が選択
されて入力され、この第２参照電圧Ｖｒ２に基づいて前
記変化量信号がデジタル信号に変換される。前記アナロ
グ入力信号が変換されたデジタル信号と、前記微少期間
毎に得られる変化量信号が変換されたデジタル信号と
は、前記演算手段によって（ｎ＋α）ビットの範囲で順
次演算される。

【００１６】このような作用を行う信号変換手段を備え
るアナログ／デジタル変換装置においても、前述した作
用効果と同様な作用効果を達成することができる。

【００１７】

【実施例】図１は本発明の一実施例のアナログ／デジタ
ル変換装置（以下、Ａ／Ｄ変換装置と略す）１１の内部
構成を示すブロック図であり、図２はＡ／Ｄ変換装置１
１のブロック図である。本実施例のＡ／Ｄ変換装置１１
に入力されるアナログ入力信号ＶＡは、増幅器１２を介
して入力され、正の参照電圧Ｖｒ₊は基準電圧Ｖｃｃが
抵抗Ｒ１１，１２で分圧されて後述するような第２参照
電圧Ｖｒ２に定められる。負の参照電圧Ｖｒ_- は接地電
位に接続される。またＡ／Ｄ変換装置１１には、後述す
るような制御信号φＳＨ，φＣＬ，ＣＫ１，ＣＫ２，φ
ＡＤが入力され、アナログ入力信号ＶＡをｎ＋αビット
のデジタル信号に変換するものである。

【００１８】このようなＡ／Ｄ変換装置１１には、アナ
ログ入力信号ＶＡとサンプルホールド動作を行わせる動
作クロック信号φＳＨと初期化信号φＣＬとが入力さ
れ、動作クロック信号φＳＨに従ってサンプルホールド
動作を行うサンプルホールド回路１３が備えられる。サ
ンプルホールド回路１３の出力とアナログ入力信号ＶＡ
とは、比較回路１４に入力されると共に、これらの差の
絶対値ΔＶＡ

【００１９】

【数１】

【００２０】を演算する減算回路１５とに入力される。

【００２１】減算回路１５からの演算信号ΔＶＡは、加
減算回路１６と減算回路１７とにそれぞれ入力される。
減算回路１７には、前記参照電圧Ｖｒ２も併せて入力さ
れ、この演算結果はサンプルホールド回路１８に入力さ
れ、その出力は前記加減算回路１６に前記演算信号ΔＶ
Ａと共に入力される。

【００２２】前記参照電圧Ｖｒ２は、例として図５に示
したｎビットのデジタル出力を行う構成を有する並列比
較型のアナログ／デジタル変換素子（以下、Ａ／Ｄ変換
素子と略す）１９に正の参照電圧Ｖｒ₊ として入力さ
れ、Ａ／Ｄ変換素子１９でアナログ／デジタル変換処理
を行う際にオーバフローが発生した場合、Ａ／Ｄ変換素
子１９はオーバフロー制御信号ＯＦをフリップフロップ
回路２０に出力し、フリップフロップ回路２０はクロッ
ク信号ＣＫ２でこのオーバフロー制御信号をラッチし
て、ラッチ出力を前記サンプルホールド回路１８に初期
化信号として入力する。

【００２３】Ａ／Ｄ変換素子１９からのｎビットのデジ
タルデータＤ１〜Ｄｎは、ｎビットのデータバス２１を
介して加減算器２２に入力され、加減算器２２は後述す
る原理により（ｎ＋α）ビットのデジタル信号をデータ
バス２３を介して（ｎ＋α）ビットのフリップフロップ
回路２４に入力する。フリップフロップ回路２４は、こ
のデジタルデータをクロック信号ＣＫ１でラッチし、初
期化信号φＣＬで初期化される動作を行う。この（ｎ＋
α）ビットのフリップフロップ回路２４の出力は、Ａ／
Ｄ変換装置１１のデジタル出力Ｓ１〜Ｓｎ＋αとして出
力されると共に、加減算器２２に（ｎ＋α）ビットのデ
ータバス２５を介して入力される。ここで加減算器２２
が加算動作を行うか、あるいは減算動作を行うかの選択
は前記比較回路１４から出力される加減算制御信号ＡＭ
が例としてハイレベルであるかローレベルであるかなど
に基づいて切換えられる。

【００２４】図３は、本実施例の動作を説明するタイム
チャートである。図３を併せて参照して本実施例の動作
について説明する。例としてＣＣＤ（電荷結合素子）か
らの映像信号などのように連続した信号を想定する。図
３（２）に示されるようなこのようなアナログ入力信号
ＶＡは、サンプルホールド回路１３において図３（１）
で示す動作クロック信号φＳＨの時刻ｔ１でサンプリン
グされ、そのときの信号レベルＶ１が出力される。この
出力信号Ｖ１は、比較回路１４においてつぎのサンプリ
ングタイミングｔ２におけるアナログ入力信号ＶＡの信
号レベルＶ２と比較される。

【００２５】図３（２）の例では、時刻ｔ１〜ｔ２では
信号レベルは増大しており、したがって比較回路１４は
例として信号レベルが正となる加減算制御信号ＡＭを出
力し、加減算器２２において後述するように加算演算を
行わせる。一方、減算回路１５では、前記第１式に示す
演算が行われ、得られた演算信号ΔＶＡは、加減算回路
１６に入力される。この加減算回路１６において、サン
プルホールド回路１８から信号が加算あるいは減算され
るのは、後述するようにＡ／Ｄ変換素子１９においてオ
ーバフロー状態が発生した場合である。このオーバフロ
ー状態が発生しない場合には、加減算回路１６では入力
される演算信号ΔＶＡに特段の信号が与えられず、その
ままの信号がＡ／Ｄ変換素子１９への入力信号Ｖｉｎと
して出力される。

【００２６】Ａ／Ｄ変換素子１９では、参照電圧Ｖ
ｒ₊，Ｖｒ_-と動作クロック信号φＡＤとに基づいてアナ
ログ入力信号Ｖｉｎをｎビットのデジタル信号に変換す
る。ここで、図３に示すアナログ入力信号ＶＡの最大幅
が電圧Ｖｍであると、従来では参照電圧Ｖｒ₊ を第１参
照電圧であるこの電圧値に設定したが、本実施例ではＡ
／Ｄ変換素子１９では、アナログ入力電圧ＶＡの各サン
プルタイミング毎の変化分をアナログ／デジタル変換処
理するため、前記演算信号ΔＶＡが、

【００２７】

【数２】

【００２８】と定められるような定数Ｋを定め、かつ定
数Ｋを

【００２９】

【数３】

【００３０】

【数４】

【００３１】となるように設定する。

【００３２】従来技術の項で説明したように、並列比較
型のＡ／Ｄ変換素子１９では、ｎビットのデジタル出力
を得ようとする場合、参照電圧Ｖｒ２は２の２乗個の電
圧幅に区分される。したがって１区分当たりの電圧Ｖｄ
は、

【００３３】

【数５】

【００３４】となる。ここで、第１参照電圧である電圧
Ｖｍを第４式の電圧Ｖｒ２に置き換えると、前記１区分
当たりの電圧Ｖｄ′は、

【００３５】

【数６】

【００３６】となる。すなわち、Ａ／Ｄ変換素子１９の
参照電圧を前記第４式のように選んでも、入力されるア
ナログ入力信号Ｖｉｎが前記第１式のように選ばれるの
で、参照電圧としては十分であり、しかも第６式に示さ
れるようにデジタル出力が（ｎ＋α）ビットであって
も、適正なデジタル変換が可能な区分となっている。

【００３７】前記アナログ信号ＶｉｎはＡ／Ｄ変換素子
１９でｎビットのデジタル信号Ｄ１〜Ｄｎに変換され、
データバス２１を介して加減算器２２に入力される。加
減算器２２では、前述したようにサンプリングタイミン
グ毎のアナログ入力信号ＶＡの増減に対応して、比較回
路１４からの加減算制御信号ＡＮにより、フリップフロ
ップ回路２４からの（ｎ＋α）ビットのデジタル信号と
加算または減算が行われる。この演算結果は、（ｎ＋
α）ビットのデータバス２３を介してフリップフロップ
回路２４に入力され、クロック信号ＣＫ１のタイミング
でデジタル出力Ｓ１〜Ｓ（ｎ＋α）が得られると共に、
この出力はデータバス２５を介して前記加減算器２２に
入力される。

【００３８】前述したようにＡ／Ｄ変換素子１９では、
デジタル出力のビット数が（ｎ＋α）ビットであっても
適正なデジタル変換を行うことができるように参照電圧
Ｖｒ２を設定しており、加減算器２２、フリップフロッ
プ回路２４およびデータバス２３，２５から成る回路構
成において、最大ビット数（ｎ＋α）ビットの範囲内で
加算または減算などの演算を行う。これによりＡ／Ｄ変
換装置１１からは（ｎ＋α）ビットのデジタル信号Ｓ１
〜Ｓ（ｎ＋α）を得ることができる。

【００３９】前記Ａ／Ｄ変換素子１９において、オーバ
フロー状態が発生すると、出力端子ＯＦはたとえばハイ
レベルとなり、フリップフロップ回路２０はクロック信
号ＣＫ２の動作タイミングでこの信号をラッチしてオー
バフロー制御信号ＯＦとして、前記サンプルホールド回
路１８に出力する。すなわち減算回路１７では、

【００４０】

【数７】

【００４１】の演算が行われており、サンプルホールド
回路１８は第７式の演算結果をサンプルホールドし、加
減算回路１６に出力する。

【００４２】したがって加減算回路１６では、Ａ／Ｄ変
換素子１９でオーバフローとなる前記演算信号ΔＶＡか
ら参照電圧Ｖｍ／Ｋを除き、その差をつぎのサンプルタ
イミングでサンプルホールド回路１３および減算回路１
５を経て出力される演算信号ΔＶＡに加算または減算し
て出力信号ＶｉｎとしてＡ／Ｄ変換素子１９に出力す
る。このようにして前記演算信号ΔＶＡのうち、参照電
圧Ｖｒ２を越えた部分の補正を行う。

【００４３】以上のようにして本実施例では、デジタル
出力のビット数を増大してアナログ信号に対するＡ／Ｄ
変換装置１１の分解能を向上しようとする場合であって
も、用いるＡ／Ｄ変換素子１９は従来と同様なｎビット
の構成でよく、従来技術で説明したように出力ビット数
をｋ倍使用しようとする際に、内部の比較器を２のｋ乗
の個数用いる必要が解消され、構成の簡略化と小型化と
を図ることができる。さらにこのような構成によって出
力ビット数を増大できるので前記分解能を格段に向上す
ることができる。

【００４４】本実施例では、加減算回路２２およびフリ
ップフロップ回路２４を用いる繰り返しの加減算を行う
に際して、初期設定としてフリップフロップ回路２４に
初期化信号φＣＬを入力して出力データが０から動作を
開始する。

【００４５】図４は、本発明の他の実施例のＡ／Ｄ変換
装置１１ａの構成を示すブロック図である。本実施例
は、前述の実施例の実施例と類似し、対応する部分には
同一の参照符を付す。本実施例の注目すべき点は、Ａ／
Ｄ変換素子１９に入力される参照電圧を基準電圧Ｖｃｃ
を抵抗Ｒ１３〜Ｒ１５で基本的に３つに区分し、前記第
１参照電圧Ｖｍと前記第４式で示した第２参照電圧Ｖｍ
／Ｋとを発生させ、アナログスイッチなどから成る切換
回路２６でいずれか一方の参照電圧を減算回路１７に入
力するようにしている。

【００４６】すなわちアナログ入力信号ＶＡが前記実施
例のように、０クロス点からデジタル信号への変換を開
始できるとは限らず、このため第１回目のデジタル変換
では、切換回路２６を第１参照電圧Ｖｍ側に切換え、ア
ナログ入力信号ＶＡ自身をＡ／Ｄ変換素子１９でデジタ
ル信号に変換し、加減算器２２とフリップフロップ回路
２４とから成る回路で保持する。２回目以降は切換回路
２６を第２参照電圧ＶｍＫに設定し、以下前述の実施例
における処理と同様な処理を行う。

【００４７】このようにしても前述の実施例で述べた作
用効果と同様な作用効果を達成するものである。

【００４８】また本実施例では、アナログ入力信号ＶＡ
に関するデジタル化処理の開始点を前記演算結果１５の
出力が０以外の任意の値のタイミングから開始できる。
これにより本実施例は、前記実施例よりもさらに使用性
が向上している。

【００４９】

【発明の効果】以上のように本発明に従えば、アナログ
／デジタル変換装置において、アナログ入力信号は変化
量算出手段に入力され、予め定める微少期間における変
化量が算出され、変化量信号が導出される。この変化量
信号は、信号変換手段に入力され、さらに前記アナログ
入力信号の最大変化量に対応する第１参照電圧Ｖｒ１に
対し、前記変化量が最大値のアナログ入力信号の最大変
化量に対する比率１／Ｋに対応して定められる第２参照
電圧Ｖｒ２が入力される。信号変換手段は、この第２参
照電圧Ｖｒ２に基づいて変化量信号をｎビットのデジタ
ル信号に変換する。信号変換手段からの前記微少期間毎
のｎビットのデジタル信号は演算手段に入力され、微少
期間毎のｎビットのデジタル信号が（ｎ＋α）ビットの
範囲で順次演算される。ここで前記アナログ入力信号の
予め定める微少期間における変化量は、増大または減少
のいずれかであり、したがって変化量信号は正または負
の符号を有するものである。

【００５０】このようにしてｎビットの分解能を有する
信号変換手段を用い、しかも最終的なデジタル信号出力
として（ｎ＋α）ビットのデジタル信号を得ることがで
きる。これにより従来例で説明したように、デジタル信
号出力の分解能を増大するに際して、信号変換手段の回
路構成が大型化かつ複雑になる事態を防止することがで
き、構成の簡略化を図ることができる。しかもデジタル
信号出力の分解能を増大することができる。

【００５１】また前記信号変換手段に前記変化量信号が
入力され、かつ前記アナログ入力信号の最大変化量に対
応する第１参照電圧Ｖｒ１が選ばれて、アナログ入力信
号がデジタル信号に変換され、この後、前記変化量が最
大値のアナログ入力信号の最大変化量に対する比率１／
Ｋに対応して定められる第２参照電圧Ｖｒ２が選択され
て入力され、この第２参照電圧Ｖｒ２に基づいて前記変
化量信号がデジタル信号に変換される。前記アナログ入
力信号が変換されたデジタル信号と、前記微少期間毎に
得られる変化量信号が変換されたデジタル信号とは、前
記演算手段によって（ｎ＋α）ビットの範囲で順次演算
される。

【００５２】このような作用を行う信号変換手段を備え
るアナログ／デジタル変換装置においても、前述した作
用効果と同様な作用効果を達成することができる。

【図面の簡単な説明】

【図１】本発明の一実施例のＡ／Ｄ変換装置１１の内部
構成を示すブロック図である。

【図２】Ａ／Ｄ変換装置１１のブロック図である。

【図３】本実施例の動作を説明するタイミングチャート
である。

【図４】本発明の他の実施例のＡ／Ｄ変換装置１１ａの
内部構成を示すブロック図である。

【図５】従来例のアナログ／デジタル変換回路１の内部
構成を示すブロック図である。

【符号の説明】

１１，１１ａ Ａ／Ｄ変換装置 １４ 比較回路 １５，１７ 減算回路 １６，２２ 加減算回路 １３，１８ サンプルホールド回路 ２０，２４ フリップフロップ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 アナログ入力信号の予め定める微少期間
   における変化量を算出して変化量信号を導出する変化量
   算出手段と、 前記変化量信号が入力され、前記アナログ入力信号の最
   大変化量に対応する第１参照電圧Ｖｒ１に対し、前記変
   化量が最大値のアナログ入力信号の最大変化量に対する
   比率１／Ｋ 【数３】 に対応して定められる第２参照電圧Ｖｒ２が入力され、
   第２参照電圧Ｖｒ２に基づいて変化量信号をｎビットの
   デジタル信号に変換する信号変換手段と、 信号変換手段からのｎビットのデジタル信号を（ｎ＋
   α）ビットの範囲で順次演算して出力する演算手段とを
   含むことを特徴とするアナログ／デジタル変換装置。
2. 【請求項２】 アナログ入力信号の予め定める微少期間
   における変化量を算出して変化量信号を導出する変化量
   算出手段と、 前記変化量信号が入力され、前記アナログ入力信号の最
   大変化量に対応する第１参照電圧Ｖｒ１と、前記変化量
   の最大値のアナログ入力信号の最大変化量に対する比率
   １／Ｋ 【数３】 に対応して定められる第２参照電圧Ｖｒ２とのいずれか
   一方が選ばれて入力され、第１参照電圧Ｖｒ１あるいは
   第２参照電圧Ｖｒ２のいずれかに基づいて、前記アナロ
   グ入力信号あるいは変化量信号をｎビットのデジタル信
   号に変換する信号変換手段と、 信号変換手段からのｎビットのデジタル信号を（ｎ＋
   α）ビットの範囲で順次演算して出力する演算手段とを
   含むことを特徴とするアナログ／デジタル変換装置。