JP2970827B2

JP2970827B2 - Ａ／ｄコンバータ

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Publication number: JP2970827B2
Application number: JP16868493A
Authority: JP
Inventors: 登瀧澤
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1993-06-15
Filing date: 1993-06-15
Publication date: 1999-11-02
Anticipated expiration: 2014-11-02
Also published as: JPH077425A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、Ａ／Ｄコンバータに
関し、詳しくは、いわゆる２ステップ・フラッシュ型Ａ
／Ｄコンバータの改良に関する。

【０００２】

【従来の技術】図３に並列型Ａ／Ｄコンバータの例を示
す。これは、２ステップ・フラッシュ型Ａ／Ｄコンバー
タ以前の基本的なものである。具体的には、ラダー抵抗
Ｒ０〜Ｒ１５によって複数の基準電圧信号Ｄ１〜Ｄ１５
を発生し、サンプル・ホールド回路１６がアナログ信号
Ａをタイミング信号Ｔ０に従ってサンプリングしこれを
アナログ信号Ａ’とし、コンパレータ１〜１５が並列し
て基準電圧信号Ｄ１〜Ｄ１５とアナログ信号Ａ’との比
較動作を一度に行う。そして、ラッチ１８がコンパレー
タ１〜１５からの１５ビットの二値化データＣ１〜１５
をタイミング信号Ｔ１に従ってラッチし、これをエンコ
ーダ１９が４ビットの２進数に符号化して出力する。こ
れにより、アナログ信号Ａの値がデジタル値Ｅに変換さ
れる。

【０００３】図４に、上記のＡ／Ｄコンバータの波形例
を示す。アナログ信号Ａ’の値が基準電圧信号Ｄ１２に
極めて近い値のときの例である。この場合、アナログ信
号Ａ’の値から比較的離れた値の基準電圧信号Ｄ１０，
Ｄ１１，Ｄ１３，Ｄ１４等とアナログ信号Ａ’とを比較
して二値化を行うコンパレータ１０，１１，１３，１４
等は、出力である二値化データＣ１０，Ｃ１１，Ｃ１
３，Ｃ１４等が素早く安定する。これに対し、アナログ
信号Ａ’の値に近い基準電圧信号Ｄ１２とアナログ信号
Ａ’とを比較して二値化を行うコンパレータ１２は、出
力である二値化データＣ１２がなかなか安定しない。こ
のため、タイミング信号Ｔ０からタイミング信号Ｔ１ま
での時間として、通常、１００ｎｓ程度を要する。

【０００４】図５に、従来の２ステップ・フラッシュ型
Ａ／Ｄコンバータの回路例を示す。これは、タイミング
信号Ｔ０からタイミング信号Ｔ１までの第１のステップ
とタイミング信号Ｔ１からタイミング信号Ｔ２までの第
２のステップとの２ステップに分けて比較動作を行う。
第１のステップでは、第１の変換回路がデジタル値Ｅの
上位２ビット分のための二値化データについて比較・変
換を行い、第２のステップでは、第２の変換回路がデジ
タル値Ｅの下位２ビット分のための二値化データについ
て比較・変換を行う。そして、これらの二値化データを
２進数のデジタル値Ｅに変換して出力する。

【０００５】詳述すると、第１の変換回路は、コンパレ
ータ４，８，１２を主体とする回路である。コンパレー
タ４，８，１２が、複数の基準電圧信号Ｄ１〜Ｄ１５の
うちデジタル値Ｅの上位２ビット部分に対応している第
１の組の３つの基準電圧信号Ｄ４，Ｄ８，Ｄ１２と、タ
イミング信号Ｔ０に従ってサンプリングされたアナログ
信号Ａ’とを受けて、並列して比較を行い、比較結果に
従って二値化データＣ４，Ｃ８，Ｃ１２を出力する。タ
イミング信号Ｔ１に従ってラッチ２１が、これらの二値
化データをラッチして保持する。これにより、第１のス
テップで、デジタル値の上位２ビット部分のために必要
な３ビットの二値化データについての二値化が行われ
る。

【０００６】選択回路は、選択信号発生回路２２と、ラ
ダー抵抗Ｒ０〜Ｒ１５の各接続点に対応して設けられた
スイッチ群とからなる。選択信号発生回路２２が第１の
変換回路からの二値化データに対応して選択信号を発生
し、この選択信号に従って各スイッチ群が開閉する。そ
して、４組の基準電圧信号（Ｄ１，Ｄ２，Ｄ３），（Ｄ
５，Ｄ６，Ｄ７），（Ｄ９，Ｄ１０，Ｄ１１），（Ｄ１
３，Ｄ１４，Ｄ１５）のうちの１組が選択される。選択
されるのは、二値化データＣ４，Ｃ８，Ｃ１２のうち最
上位の“１”を出力しているコンパレータに入力されて
いる基準電圧信号の直上の値の１組である。これが基準
電圧信号Ｄ１’，Ｄ２’，Ｄ３’とされる。これによ
り、複数の基準信号Ｄ１〜Ｄ１５のうちからデジタル値
Ｅの下位２ビット部分に対応する第２の組の基準電圧信
号Ｄ１’，Ｄ２’，Ｄ３’がコンパレータ１，２，３に
送出される。

【０００７】第２の変換回路は、コンパレータ１，２，
３を主体とする回路である。コンパレータ１，２，３
が、基準電圧信号Ｄ１’，Ｄ２’，Ｄ３’とアナログ信
号Ａ’とを受けて、並列して比較を行い、比較結果に従
って二値化データＣ１，Ｃ２，Ｃ３を出力する。タイミ
ング信号Ｔ２に従ってラッチ２３が、これらの二値化デ
ータをラッチして保持する。これにより、第２のステッ
プで、デジタル値の残りの下位２ビット部分のために必
要な３ビットの二値化データについての二値化が行われ
る。

【０００８】エンコーダ２４は、ラッチ２１からの３ビ
ットの二値化データを２進数に変換してデジタル値Ｅの
上位２ビットとし、さらにラッチ２３からの３ビットの
二値化データを２進数に変換してデジタル値Ｅの下位２
ビットとする。そして、これらを合わせた４ビットのデ
ジタル値Ｅを出力する。このように、４ビットのＡ／Ｄ
変換を行う場合は基本的な並列比較型では１５個必要で
あったコンパレータが、２ステップに分けて比較動作を
行うことにより、２ステップ・フラッシュ型Ａ／Ｄコン
バータでは６個で済む。

【０００９】

【発明が解決しようとする課題】このような従来の２ス
テップ・フラッシュ型Ａ／Ｄコンバータは、完全な並列
型Ａ／Ｄコンバータに較べ、多数のトランジスタを含ん
で回路規模の大きいコンパレータの数が少なくて済み、
その分安価であるという利点がある。しかし、並列型Ａ
／Ｄコンバータが１ステップで比較動作を終了するのに
対し、２ステップ・フラッシュ型Ａ／Ｄコンバータは、
２ステップに分けて比較動作を行ことから、変換時間が
約２倍で長くかかるという欠点をも有する。かかる性能
の限界から適用可能な範囲が限定され、不都合である。
この発明の目的は、このような従来技術の問題点を解決
するものであって、従来の２ステップ・フラッシュ型Ａ
／Ｄコンバータに較べて回路規模がほぼ同程度で変換時
間が短いＡ／Ｄコンバータを実現することにある。

【００１０】

【課題を解決するための手段】この目的を達成するため
のこの発明のＡ／Ｄコンバータの構成は、第１，第２の
ステップの順で比較動作を行ってアナログ信号の値をデ
ジタル値に変換するＡ／Ｄコンバータにおいて、前記第
１のステップで前記デジタル値の上位ビット部分のため
の二値化を比較器により行う第１の変換回路と、前記第
２のステップで前記デジタル値の残りの下位ビット部分
のための二値化を比較器により行う第２の変換回路と、
前記上位ビット部分の二値化を行うための各比較基準値
をそれぞれスイッチ回路を経て受け前記第２のステップ
で前記上位ビットのための二値化データのうち前記第１
の変換回路の出力に応じて前記アナログ信号の値が超え
た比較基準値のうち前記アナログ信号の値に最も近い前
記比較基準値につながる前記スイッチ回路を介して受け
てこの最も近い比較基準値により前記アナログ信号の二
値化を比較器により行う第３の変換回路と、前記上位ビ
ット部分のための二値化データと前記下位ビット部分の
ための二値化データとからなるデータを前記第３の変換
回路からの出力値に応じて修正しこれを符号化して前記
デジタル値を発生する符号化回路と、を備え、前記第１
のステップの時間が前記第１の変換回路の安定に要する
時間よりも短い時間であり、前記第２のステップの時間
が前記第１のステップの時間よりも長いものである。

【００１１】より具体的な構成は、複数の基準電圧信号
とアナログ信号との比較動作を第１，第２のステップの
順に２回行って前記アナログ信号の値をデジタル値に変
換するＡ／Ｄコンバータにおいて、前記複数の基準電圧
信号のうち前記デジタル値の上位ビット部分に対応して
いる第１の組の基準電圧信号と前記アナログ信号との並
列比較を前記第１のステップで行って前記デジタル値の
上位ビット部分のために必要な二値化データについての
二値化を比較器により行う第１の変換回路と、前記複数
の基準電圧信号のうちから前記デジタル値の残りの下位
ビット部分に対応する第２の組の基準電圧信号を前記第
１の変換回路の出力値に応じて選択しさらに前記第１の
組の基準電圧信号のうちから前記アナログ信号の値が超
えたもののうち前記アナログ信号の値に最も近い前記基
準電圧信号を選択する選択回路と、前記選択回路からの
前記第２の組の基準電圧信号と前記アナログ信号との並
列比較を前記第２のステップで行って前記残りの下位ビ
ット部分のために必要な二値化データについての二値化
を比較器により行う第２の変換回路と、前記選択回路に
より選択された前記の最も近い基準電圧信号と前記アナ
ログ信号との比較を前記第２のステップで行って前記ア
ナログ信号の二値化を比較器により行う第３の変換回路
と、前記第１の変換回路からの前記上位ビット部分に対
応する二値化データのうちで対応する１ビットを前記第
３の変換回路からの二値化データで置換し前記第２の変
換回路からの前記下位ビット部分に対応する二値化デー
タを前記第３の変換回路からの出力値に応じてそのまま
とし又は抑制しこれらの二値化データからなるデータを
符号化して前記デジタル値を発生する符号化回路と、を
備えている。そして、前記の第１のステップは、前記第
１の変換回路での二値化において全ビットについて安定
するために要する時間よりも短い時間であってかつ前記
第１の変換回路での二値化において最も遅い１ビットを
除いて残り全ビットについて安定するために要する時間
よりは長い時間であり、また、前記の第２のステップ
は、前記第２の変換回路での二値化において全ビットに
ついて安定するために要する時間よりも長い時間であ
る。

【００１２】

【作用】このような構成のこの発明のＡ／Ｄコンバータ
にあっては、従来の２ステップ・フラッシュ型Ａ／Ｄコ
ンバータに加えて、第２のステップでは１つだけ余分に
二値化データを求める。この１つだけ余分なアナログ信
号の二値化は、２ステップのうち最初のステップの期間
を短くすることで不確定になる判定として、アナログ信
号の値が超えた比較基準値のうち最も近い比較基準値と
比較動作をする上位ビットの比較器の判定についてのも
のであり、それを第２ステップの十分に安定した確定状
態で二値化値を得るためのものである。この二値化値を
使用することにより最初のステップの期間を短しても問
題がなくなり、第１のステップの時間を第１の変換回路
の安定に要する時間よりも短い時間にすることが可能に
なる。このために、１つの二値化を行う第３の変換回路
が加わり、さらに符号化回路がその二値化データに関す
る分だけ大きくなっている。もっとも、この程度の回路
規模の増大は、多数の二値化データについて二値化を行
うＡ／Ｄコンバータ全体の回路規模に較べれば、僅かな
ものである。そこで、回路規模については、従来の２ス
テップ・フラッシュ型Ａ／Ｄコンバータとほぼ同程度で
あると言える。

【００１３】また、変換動作は、従来通り２ステップに
分けて行われるが、両ステップの時間が等しい従来とは
異なり、第１のステップの時間が第２のステップの時間
よりも短い。これにより、全体の変換時間が短くなる。
なお、第１のステップの時間が短縮されたことにより第
１のステップで不安定な二値化データが発生する可能性
があるが、これは、第２のステップで余分に求められた
二値化データによって排除されるので、不都合はない。
したがって、この発明のＡ／Ｄコンバータは、従来の２
ステップ・フラッシュ型Ａ／Ｄコンバータに較べて、回
路規模がほぼ同程度でありながら、変換時間が短くて済
む。

【００１４】

【実施例】以下、この発明の一実施例について図面を参
照して詳細に説明する。図１に、４ビットのＡ／Ｄコン
バータの例を示す。これは、図５における従来の２ステ
ップ・フラッシュ型Ａ／Ｄコンバータに対し、コンパレ
ータ１００と、これに入力される基準電圧信号を切り替
えるスイッチ１０１，１０２，１０３とが加わったもの
である。さらに、これに伴って、ラッチ２３０が４ビッ
トに拡張され、エンコーダ２４０も拡張されている。な
お、従来と同様の構成部分は従来例と同一の符号を以て
示し、従来との相違点を中心に説明する。

【００１５】第１の変換回路は、コンパレータ４，８，
１２を主体とし、第１のステップでデジタル値の上位２
ビット部分のために必要な３ビットの二値化データＣ
４，Ｃ８，Ｃ１２についての二値化を行う。第２の変換
回路は、コンパレータ１，２，３を主体とし、第２のス
テップでデジタル値の残りの下位２ビット部分のために
必要な３ビットの二値化データＣ１，Ｃ２，Ｃ３につい
ての二値化を行う。これらは、従来と同様である。

【００１６】選択回路は、選択信号発生回路２２と、ラ
ダー抵抗Ｒ０〜Ｒ１５の接続点に対応して設けられたス
イッチ群とからなり、基準信号Ｄ１〜Ｄ１５のうちから
デジタル値Ｅの下位２ビット部分に対応する第２の組の
基準電圧信号Ｄ１’，Ｄ２’，Ｄ３’をコンパレータ
１，２，３に送出する。この点は従来通りである。ただ
し、抵抗Ｒ３，Ｒ４の接続点、抵抗Ｒ７，Ｒ８の接続
点、抵抗Ｒ１１，Ｒ１２の接続点のそれぞれに対し、ス
イッチ１０１，１０２，１０３が設けれ、第１の組の基
準電圧信号（Ｄ４，Ｄ８，Ｄ１２）のうちから第２の組
の基準電圧信号（Ｄ１’，Ｄ２’，Ｄ３’）のいずれの
値をも超えるものであって最小のものである単一の基準
電圧信号Ｄｐを選択してコンパレータ１００に送出する
ように拡張されている。なお、スイッチ１０１，１０
２，１０３は数個のトランジスタで構成し得るので、こ
れらの追加による回路規模の増加は僅かである。

【００１７】第３の変換回路は、コンパレータ１００を
主体とする回路である。コンパレータ１００が、選択さ
れた基準電圧信号Ｄｐとアナログ信号Ａ’とを受けて、
これらの値の比較を行い、比較結果に従って１つの二値
化データＣｐを出力する。タイミング信号Ｔ２に従って
ラッチ２３０がこの二値化データＣｐを二値化データＣ
１，Ｃ２，Ｃ３と共にラッチして保持する。これによ
り、第２のステップで上位２ビットのための二値化デー
タＣ４，Ｃ８，Ｃ１２のうち選択された１つに対応した
二値化が行われる。なお、このために、コンパレータが
１つ余分に必要となり、４ビットのＡ／Ｄ変換を行う場
合は基本的な並列比較型では１５個必要であったコンパ
レータを６個にではなくて７個にまでしか減らせない
が、従来の２ステップ・フラッシュ型との差は僅かであ
る。

【００１８】エンコーダ２４０は、符号化回路として機
能する。ラッチ２１からの３ビットの二値化データを２
進数に変換してデジタル値Ｅの上位２ビットとし、さら
にラッチ２３０からの３ビットの二値化データを２進数
に変換してデジタル値Ｅの下位２ビットとする基本機能
の部分は、従来と同様である。ただし、二値化データＣ
４，Ｃ８，Ｃ１２のうちで二値化データＣｐに対応する
１ビットを二値化データＣｐで置換し、さらに、二値化
データＣｐとこれで置換された二値化データとが同じ値
のときには二値化データＣ１，Ｃ２，Ｃ３そのままの値
を２進数に符号化し、二値化データＣｐとこれで置換さ
れた二値化データとが異なる値のときには二値化データ
Ｃ１，Ｃ２，Ｃ３を抑制して“０００”とした値を２進
数に符号化するように拡張もされている。

【００１９】ここで、二値化データＣｐとこれで置換さ
れた二値化データとが異なる値となるのは、従来例にお
いて並列型Ａ／Ｄコンバータに関連して説明したよう
に、アナログ信号Ａ’とこの値に極めて近い値の基準電
圧信号とを比較するコンパレータについてだけである。
したがって、このコンパレータの出力値の置換等を行う
上述の拡張により、例え第１のステップで不安定な二値
化データが発生しても、それに起因する不都合は第２の
ステップで二値化データＣｐによって排除される。な
お、この拡張は、数個程度のゲート回路の追加で済むの
で、回路規模の増加は僅かである。

【００２０】タイミング信号発生回路２００は、タイミ
ング信号Ｔ２のパルスをタイミング信号Ｔ１のパルスか
ら１００ｎｓ後に発生する点では従来と同様であるが、
タイミング信号Ｔ１のパルスをタイミング信号Ｔ０のパ
ルスから５０ｎｓ後に発生する点で、従来と異なる。こ
れにより、タイミング信号Ｔ０からタイミング信号Ｔ２
までの時間すなわちＡ／Ｄコンバータの変換時間は、従
来の２００ｎｓから１５０ｎｓに短縮される。

【００２１】このような構成のＡ／Ｄコンバータの動作
を説明する。先ず、アナログ信号Ａ’の値が基準電圧信
号Ｄ４，Ｄ８，Ｄ１２のいずれにも近接していない場合
について説明する。この場合は、基本的に従来とほぼ同
様の変換動作である。すなわち、タイミング信号Ｔ０
で、サンプル・ホールド回路１６がアナログ信号Ａをサ
ンプリングしてアナログ信号Ａ’とし、コンパレータ
４，８，１２が並列して二値化データＣ４，Ｃ８，Ｃ１
２について比較・変換を行う。アナログ信号Ａ’の値が
基準電圧信号Ｄ４，Ｄ８，Ｄ１２のいずれにも近接して
いないことから、５０ｎｓ以内に正確な二値化データＣ
４，Ｃ８，Ｃ１２が得られる。

【００２２】さらに、タイミング信号Ｔ１で、ラッチ２
１が二値化データＣ４，Ｃ８，Ｃ１２をラッチして第１
のステップが終了するとともに、第２のステップが開始
して、コンパレータ１，２，３，１００が並列して二値
化データＣ１，Ｃ２，Ｃ３，Ｃｐについて比較・変換を
行う。二値化データＣ１，Ｃ２，Ｃ３，Ｃｐは、いずれ
も１００ｎｓ以内に安定する。そして、タイミング信号
Ｔ２で、ラッチ２３０が二値化データＣ１，Ｃ２，Ｃ
３，Ｃｐをラッチし、二値化データＣ１，Ｃ２，Ｃ３，
Ｃ４，Ｃ８，Ｃ１２をエンコーダ２４０が４ビットの２
進数に符号化して、第２のステップが終了する。これに
より、アナログ信号Ａの値が、デジタル値Ｅに正確に変
換される。

【００２３】次に、アナログ信号Ａ’の値が第１の組の
基準電圧信号Ｄ４，Ｄ８，Ｄ１２のいずれかに近接して
いる場合について説明する。具体例としてアナログ信号
Ａ’が基準電圧信号Ｄ８よりほんの僅かに高い値である
とする。この場合は、二値化データＣ８と二値化データ
Ｃｐとが異なる値を採ることもあり、これに関連して一
部従来と異なる動作もする。タイミング信号Ｔ０で、サ
ンプル・ホールド回路１６がアナログ信号Ａをサンプリ
ングしてアナログ信号Ａ’とする。

【００２４】そして、コンパレータ４，８，１２が並列
して二値化データＣ４，Ｃ８，Ｃ１２について比較・変
換を行う。アナログ信号Ａ’の値が基準電圧信号Ｄ８に
近いことから、二値化データＣ４，Ｃ１２については５
０ｎｓ以内に正確な値が得られるが、二値化データＣ８
については１００ｎｓ近く必要であり５０ｎｓ以内には
正確な値が得難い（図２における波形図（ｄ），
（ｅ），（ｆ）参照）。そこで、二値化データＣ４，Ｃ
８，Ｃ１２は、本来の“１１０”に対し“１００”とな
ることがある。

【００２５】タイミング信号Ｔ１で、この二値化データ
Ｃ４，Ｃ８，Ｃ１２をラッチ２１がラッチして選択信号
発生回路２２とエンコーダ２４０に出力する。選択信号
発生回路２２は、二値化データＣ４が“１”で二値化デ
ータＣ８が“０”であることに対応して、基準電圧信号
Ｄ４と基準電圧信号Ｄ８との間にある基準電圧信号Ｄ５
〜Ｄ７を選択する選択信号を発生する。そして、この選
択信号に応じたスイッチの開閉によって、抵抗Ｒ５，抵
抗Ｒ６，抵抗Ｒ７の出力端子（各抵抗の図面右側の各端
子）に得られる基準電圧信号Ｄ５，Ｄ６，Ｄ７（図示せ
ず）が、デジタル値Ｅの下位２ビット部分に対応する第
２の組の基準電圧信号Ｄ１’，Ｄ２’，Ｄ３’として出
力される。

【００２６】さらに、同じ選択信号によってスイッチ１
０２が導通する。このスイッチ１０２は、ステップ１の
上位ビットに対応する比較においてアナログ信号の値が
超えた基準電圧信号（比較基準値）のうち最も近いもの
となった基準電圧信号を選択するものであり、今の例で
は、コンパレータ８の基準電圧信号Ｄ８であり、この出
力は、抵抗Ｒ７の図面左側の端子に当たる。すなわち、
ステップ１の上位ビットに対応する比較においてアナロ
グ信号の値が超えた比較基準値のうち最も近い比較基準
値としての基準電圧信号は、第１の組の基準電圧信号Ｄ
４，Ｄ８，Ｄ１２のうちから第２の組の基準電圧信号Ｄ
１’，Ｄ２’，Ｄ３’のいずれの値をも超えるものであ
って超えるもののうち最小のものである単一の基準電圧
信号Ｄｐとして、基準電圧信号Ｄ８が選択される。そし
て、コンパレータ１，２，３，１００が並列して二値化
データＣ１，Ｃ２，Ｃ３，Ｃｐについて比較・変換を行
う。これにより、アナログ信号Ａ’と基準電圧信号Ｄ８
との比較・変換が、コンパレータ１００により再度行わ
れ、その結果値“１”が二値化データＣｐとして１００
ｎｓ以内に得られる（図２における波形図（ｇ）参
照）。

【００２７】タイミング信号Ｔ２で、ラッチ２３０が二
値化データＣ１，Ｃ２，Ｃ３，Ｃｐをラッチし、これを
エンコーダ２４０に送出する。エンコーダ２４０は、二
値化データＣｐと二値化データＣ８とが相違するので、
二値化データＣ８の値を二値化データＣｐの値で置換
し、二値化データＣ１，Ｃ２，Ｃ３の値を抑制して“０
００”とする。これにより、二値化データＣ１，Ｃ２，
Ｃ３，Ｃ４，Ｃ８，Ｃ１２の最終的な値は“０００１１
０”となる。これを３ビットづつ分けてそれぞれ２ビッ
トの２進数に変換してから合わせて、４ビットの２進数
“０１００”が得られる。

【００２８】こうして得られたデジタル値Ｅは、正確な
値である。アナログ信号Ａ’の値が基準電圧信号Ｄ４，
Ｄ１２のいずれかに近接している場合も同様である。し
たがって、従来２００ｎｓを要していた変換時間が１５
０ｎｓで済み、変換速度の性能を向上させることができ
る。以上、４ビットＡ／Ｄコンバータを具体例として説
明してきたが、８ビットや１２ビット等の他のビット数
の場合でも、同様の作用効果である。また、“０”と
“１”の論理値に対し正論理負論理のいずれを割り当て
るかも任意である。

【００２９】

【発明の効果】以上の説明から理解できるように、この
発明のＡ／Ｄコンバータにあっては、第１のステップで
上位ビット部分のための二値化を行う第１の変換回路
と、第２のステップで下位ビット部分のための二値化を
行う第２の変換回路と、第２のステップで上位ビットの
ための二値化データのうち選択された１つに対応した二
値化を行う第３の変換回路と、上位ビット部分のための
二値化データと下位ビット部分のための二値化データと
からなるデータを第３の変換回路からの出力値に応じて
修正しこれを符号化する符号化回路と、を備え、第１の
ステップの時間が、第１の変換回路の安定に要する時間
（これは、ほぼ第２のステップの時間に等しい。）より
も短い。これにより、従来の２ステップ・フラッシュ型
Ａ／Ｄコンバータに較べて回路規模がほぼ同程度で変換
時間が短いＡ／Ｄコンバータを実現することができると
いう効果がある。

【図面の簡単な説明】

【図１】図１は、この発明の構成のＡ／Ｄコンバータの
一実施例について、回路のブロック図である。

【図２】図２は、その動作を説明するための波形図であ
る。

【図３】図３は、基本的な並列型Ａ／Ｄコンバータのブ
ロック図である。

【図４】図４は、その動作を説明するための波形図であ
る。

【図５】図５は、従来の２ステップ・フラッシュ型Ａ／
Ｄコンバータのブロック図である。

【符号の説明】

１〜１５コンパレータ１６サンプル・ホールド回路１７タイミング信号発生回路１８ラッチ１９エンコーダ２０タイミング信号発生回路２１ラッチ２２選択信号発生回路２３ラッチ２４エンコーダ１００コンパレータ１０１〜１０３スイッチ２００タイミング信号発生回路２３０ラッチ２４０エンコーダ

Claims

(57)【特許請求の範囲】

【請求項１】第１，第２のステップの順で比較動作を行
ってアナログ信号の値をデジタル値に変換するＡ／Ｄコ
ンバータにおいて、前記第１のステップで前記デジタル
値の上位ビット部分のための二値化を比較器により行う
第１の変換回路と、前記第２のステップで前記デジタル
値の残りの下位ビット部分のための二値化を比較器によ
り行う第２の変換回路と、前記上位ビット部分の二値化
を行うための各比較基準値をそれぞれスイッチ回路を経
て受け前記第２のステップで前記上位ビットのための二
値化データのうち前記第１の変換回路の出力に応じて前
記アナログ信号の値が超えた前記比較基準値のうち前記
アナログ信号の値に最も近い前記比較基準値につながる
前記スイッチ回路を介して受けてこの最も近い比較基準
値により前記アナログ信号の二値化を比較器により行う
第３の変換回路と、前記上位ビット部分のための二値化
データと前記下位ビット部分のための二値化データとか
らなるデータを前記第３の変換回路からの出力値に応じ
て修正しこれを符号化して前記デジタル値を発生する符
号化回路と、を備え、前記第１のステップの時間が前記
第１の変換回路の安定に要する時間よりも短い時間であ
り、前記第２のステップの時間が前記第１のステップの
時間よりも長いことを特徴とするＡ／Ｄコンバータ。
【請求項２】複数の基準電圧信号とアナログ信号との比
較動作を第１，第２のステップの順に２回行って前記ア
ナログ信号の値をデジタル値に変換するＡ／Ｄコンバー
タにおいて、前記複数の基準電圧信号のうち前記デジタル値の上位ビ
ット部分に対応している第１の組の基準電圧信号と前記
アナログ信号との並列比較を前記第１のステップで行っ
て前記デジタル値の上位ビット部分のために必要な二値
化データについての二値化を比較器により行う第１の変
換回路と、前記複数の基準電圧信号のうちから前記デジタル値の残
りの下位ビット部分に対応する第２の組の基準電圧信号
を前記第１の変換回路の出力値に応じて選択しさらに前
記第１の組の基準電圧信号のうちから前記アナログ信号
の値が超えたもののうち前記アナログ信号の値に最も近
い前記基準電圧信号を選択する選択回路と、前記選択回路からの前記第２の組の基準電圧信号と前記
アナログ信号との並列比較を前記第２のステップで行っ
て前記残りの下位ビット部分のために必要な二値化デー
タについての二値化を比較器により行う第２の変換回路
と、前記選択回路により選択された前記の最も近い基準電圧
信号と前記アナログ信号との比較を前記第２のステップ
で行って前記アナログ信号の二値化を比較器により行う
第３の変換回路と、前記第１の変換回路からの前記上位ビット部分に対応す
る二値化データのうちで対応する１ビットを前記第３の
変換回路からの二値化データで置換し前記第２の変換回
路からの前記下位ビット部分に対応する二値化データを
前記第３の変換回路からの出力値に応じてそのままとし
又は抑制しこれらの二値化データからなるデータを符号
化して前記デジタル値を発生する符号化回路と、を備え、前記第１のステップは、前記第１の変換回路で
の二値化において全ビットについて安定するために要す
る時間よりも短い時間であってかつ前記第１の変換回路
での二値化において最も遅い１ビットを除いて残り全ビ
ットについて安定するために要する時間よりは長い時間
であり、前記第２のステップは、前記第２の変換回路で
の二値化において全ビットについて安定するために要す
る時間よりも長い時間であることを特徴とするＡ／Ｄコ
ンバータ。