JPS6259498B2 - - Google Patents
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- JPS6259498B2 JPS6259498B2 JP16250181A JP16250181A JPS6259498B2 JP S6259498 B2 JPS6259498 B2 JP S6259498B2 JP 16250181 A JP16250181 A JP 16250181A JP 16250181 A JP16250181 A JP 16250181A JP S6259498 B2 JPS6259498 B2 JP S6259498B2
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- 238000006243 chemical reaction Methods 0.000 claims description 15
- 238000013139 quantization Methods 0.000 claims description 14
- 238000005070 sampling Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 9
- 230000004044 response Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 8
- 238000001514 detection method Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Analogue/Digital Conversion (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】
本発明はアナログ／デジタル相互変換において
発生する量子化雑音を低減する量子化雑音低減方
法に関する。
発生する量子化雑音を低減する量子化雑音低減方
法に関する。
アナログ／デジタル相互変換が行なわれる
PCM記録再生技術等においては、変換の際に発
生する量子化雑音が問題となり、この量子化雑音
は変換ビツト数の増加により低減できることは知
られているが、現実には変換ビツト数は変換回路
の構成部品の動作速度によつて制限されると共
に、変換ビツト数の増加は回路の製造コストの増
大を招きこれには限度がある。
PCM記録再生技術等においては、変換の際に発
生する量子化雑音が問題となり、この量子化雑音
は変換ビツト数の増加により低減できることは知
られているが、現実には変換ビツト数は変換回路
の構成部品の動作速度によつて制限されると共
に、変換ビツト数の増加は回路の製造コストの増
大を招きこれには限度がある。
このため、限られた変換ビツト数で低レベル低
周波数のアナログ信号を変換する場合に発生する
量子化雑音は第１図に示すものとなる。第１図ａ
は低レベル低周波数の正弦波であるアナログ信号
ＳAと、このアナログ信号ＳAをサンプリング周期
Ｔでもつて量子化したデジタル信号をデジタル／
アナログ変換後その出力をサンプルホールドして
得られる階段波形ＳBを示すが、この場合階段波
形ＳBは各変化時点Ｐでの変化量が1LSB相当分
で、この各変化時点Ｐの前後はサンプリング周期
Ｔの整数倍の時間である所要の期間無変化状態が
続くため、量子化雑音は第１図ｂに示すようにき
わめて大きな成分となる。
周波数のアナログ信号を変換する場合に発生する
量子化雑音は第１図に示すものとなる。第１図ａ
は低レベル低周波数の正弦波であるアナログ信号
ＳAと、このアナログ信号ＳAをサンプリング周期
Ｔでもつて量子化したデジタル信号をデジタル／
アナログ変換後その出力をサンプルホールドして
得られる階段波形ＳBを示すが、この場合階段波
形ＳBは各変化時点Ｐでの変化量が1LSB相当分
で、この各変化時点Ｐの前後はサンプリング周期
Ｔの整数倍の時間である所要の期間無変化状態が
続くため、量子化雑音は第１図ｂに示すようにき
わめて大きな成分となる。
本発明は特にかかる低レベル低周波数のアナロ
グ信号の変換において発生する量子化雑音の低減
に用いて効果的な量子化雑音低減方法を提供する
ものであり、先ずこの原理を前述の階段波形ＳB
を参照して説明すると、デジタル信号のデジタル
情報の各変化点に対応する階段波形ＳBにおける
各変化時点Ｐの前後に継続する無変化時間T1及
びT2にもとづき階段波形ＳBに補正を加えるもの
で、かかる補正は検出した無変化時間T1とT2を
比較し、変化時点前の無変化時間T1の方が短い
ときは時点Ｐ−Ｔ１／２を起点とし時点Ｐ＋Ｔ１／２を
終点 とする補正直線で、また変化時点後の無変化時間
T2の方が短いときは時点Ｐ−Ｔ２／２を起点とし時点 Ｐ＋Ｔ２／２を終点とする補正直線でそれぞれこの区 間が代表されるように行なわれる。第２図ａは
T1＝2T（但し、Ｔはサンプリング周期）、T2＝
4Tの場合、また第２図ｂはT1＝5T，T2＝3Tの
場合を例にそれぞれ補正後の波形を実線で示すも
のであるが、変化時点での変化量が減少する場合
も同様で補正直線がマイナス傾斜になるだけであ
る。
グ信号の変換において発生する量子化雑音の低減
に用いて効果的な量子化雑音低減方法を提供する
ものであり、先ずこの原理を前述の階段波形ＳB
を参照して説明すると、デジタル信号のデジタル
情報の各変化点に対応する階段波形ＳBにおける
各変化時点Ｐの前後に継続する無変化時間T1及
びT2にもとづき階段波形ＳBに補正を加えるもの
で、かかる補正は検出した無変化時間T1とT2を
比較し、変化時点前の無変化時間T1の方が短い
ときは時点Ｐ−Ｔ１／２を起点とし時点Ｐ＋Ｔ１／２を
終点 とする補正直線で、また変化時点後の無変化時間
T2の方が短いときは時点Ｐ−Ｔ２／２を起点とし時点 Ｐ＋Ｔ２／２を終点とする補正直線でそれぞれこの区 間が代表されるように行なわれる。第２図ａは
T1＝2T（但し、Ｔはサンプリング周期）、T2＝
4Tの場合、また第２図ｂはT1＝5T，T2＝3Tの
場合を例にそれぞれ補正後の波形を実線で示すも
のであるが、変化時点での変化量が減少する場合
も同様で補正直線がマイナス傾斜になるだけであ
る。
第３図は本発明方法を第１図に示すアナログ信
号ＳAの変換に適用した場合であり、第３図ａに
示すごとく階段波形ＳBの点線部分が実線で示す
補正直線になるよう補正され、その量子化雑音は
第３図ｂに示すごとく大幅に低減される。
号ＳAの変換に適用した場合であり、第３図ａに
示すごとく階段波形ＳBの点線部分が実線で示す
補正直線になるよう補正され、その量子化雑音は
第３図ｂに示すごとく大幅に低減される。
第４図は本発明量子化雑音低減方法をデジタ
ル／アナログ変換回路に具体化した一実施例のブ
ロツク図を示し、本実施例においては変化時点の
前後の無変化時間T1，T2がサンプリング周期Ｔ
の７倍以上の場合はそれぞれT1＝7T，T2＝7Tと
見做し処理するように構成されている。
ル／アナログ変換回路に具体化した一実施例のブ
ロツク図を示し、本実施例においては変化時点の
前後の無変化時間T1，T2がサンプリング周期Ｔ
の７倍以上の場合はそれぞれT1＝7T，T2＝7Tと
見做し処理するように構成されている。
パルス周期Ｔを有するクロツクパルスCKに応
答してサンプリング周期Ｔ毎に入力端子INに印
加される所要ビツト数のデジタル信号は、クロツ
クパルスCKにて制御される１ステツプのシフト
レジスタ１、所要ステツプ数のシフトレジスタ２
及び周知のＤ／Ａ変換器３を介してデジタル／ア
ナログ変換により従来のごとく階段波形のアナロ
グ出力に変換される。なお、図中の太線はデジタ
ル信号のビツト数に対応するデジタル信号線の束
を示す。一方、比較器４は入力端子INに印加さ
れるデジタル信号Ｄoとシフトレジスタ１から出
力される一サンプリング周期前のデジタル信号Ｄ
o-1とのデジタル情報の大小を比較し、その出力
端子にＤo＝Ｄo-1の時は出力Ｑa，Ｑbが共に
“低”状態、Ｄo＞Ｄo-1の時は出力Ｑaが“低”状
態で出力Ｑbが“高”状態、またＤo＜Ｄo-1の時
は出力Ｑaが“高”状態で出力Ｑbが“低”状態の
出力Ｑa，Ｑbをそれぞれ出力することにより変化
時点Ｐの検出及びこの変化時点Ｐでの変化が増加
方向か減少方向かの検出を行なう。この比較器４
からの出力Ｑa，Ｑbは変化時点Ｐ後の無変化時間
T2を検出する検出回路５に入力される。第５図
は検出回路５の一例を示し、比較器４からの出力
Ｑa，Ｑbはそれぞれカスケード接続されたＤ形フ
リツプフロツプ（以下Ｄ−FFという）６１〜６
８及び６９〜６16から成る８ステツプのシフトレ
ジスタの各第１段目のＤ−FF６１及び６９のＤ
端子に入力され、各Ｄ−FF６１〜６16のクロツ
ク端子CPに印加される前述のクロツクパルスCK
に同期して順次シフトされて各第８段目のＤ−
FF６８及び６16のＱ端子から出力される。エン
コーダ７は例えば８ラインの入力を３ラインの出
力にエンコードするオクタル プリオリテイ エ
ンコーダであり、その８ライン入力のうち最下位
から高位への７ラインの入力端子I1〜I7にノア回
路８１〜８７を介して各Ｄ−FF６１〜６７及び
６９〜６15のＱ端子出力の対応する段のノア出力
が、第１段目のＤ−FF６１と６９のノア出力が
最下位の入力端子I1に対応するように印加され
る。エンコーダ７は、その入力端子I1〜I7に
“低”状態の入力が与えられることにより、その
出力端子Q1〜Q3からの３ビツトのエンコード出
力の内容を変えるもので、特に２以上の入力端子
に同時に“低”状態の入力が与えられたときは、
高位側の入力端子の“低”状態に優先的に応答し
て、この高位の入力端子の入力が“低”状態であ
ることを示す出力情報を与える。例えば、入力端
子I7とI3が同時に“低”状態のときは入力端子I7
に応答して“001”のエンコード出力を与え、入
力端子I6，I5…或いはI1の各“低”状態に応答す
るときはそれぞれ“010”，“011”…或いは
“111”のエンコード出力を与える。
答してサンプリング周期Ｔ毎に入力端子INに印
加される所要ビツト数のデジタル信号は、クロツ
クパルスCKにて制御される１ステツプのシフト
レジスタ１、所要ステツプ数のシフトレジスタ２
及び周知のＤ／Ａ変換器３を介してデジタル／ア
ナログ変換により従来のごとく階段波形のアナロ
グ出力に変換される。なお、図中の太線はデジタ
ル信号のビツト数に対応するデジタル信号線の束
を示す。一方、比較器４は入力端子INに印加さ
れるデジタル信号Ｄoとシフトレジスタ１から出
力される一サンプリング周期前のデジタル信号Ｄ
o-1とのデジタル情報の大小を比較し、その出力
端子にＤo＝Ｄo-1の時は出力Ｑa，Ｑbが共に
“低”状態、Ｄo＞Ｄo-1の時は出力Ｑaが“低”状
態で出力Ｑbが“高”状態、またＤo＜Ｄo-1の時
は出力Ｑaが“高”状態で出力Ｑbが“低”状態の
出力Ｑa，Ｑbをそれぞれ出力することにより変化
時点Ｐの検出及びこの変化時点Ｐでの変化が増加
方向か減少方向かの検出を行なう。この比較器４
からの出力Ｑa，Ｑbは変化時点Ｐ後の無変化時間
T2を検出する検出回路５に入力される。第５図
は検出回路５の一例を示し、比較器４からの出力
Ｑa，Ｑbはそれぞれカスケード接続されたＤ形フ
リツプフロツプ（以下Ｄ−FFという）６１〜６
８及び６９〜６16から成る８ステツプのシフトレ
ジスタの各第１段目のＤ−FF６１及び６９のＤ
端子に入力され、各Ｄ−FF６１〜６16のクロツ
ク端子CPに印加される前述のクロツクパルスCK
に同期して順次シフトされて各第８段目のＤ−
FF６８及び６16のＱ端子から出力される。エン
コーダ７は例えば８ラインの入力を３ラインの出
力にエンコードするオクタル プリオリテイ エ
ンコーダであり、その８ライン入力のうち最下位
から高位への７ラインの入力端子I1〜I7にノア回
路８１〜８７を介して各Ｄ−FF６１〜６７及び
６９〜６15のＱ端子出力の対応する段のノア出力
が、第１段目のＤ−FF６１と６９のノア出力が
最下位の入力端子I1に対応するように印加され
る。エンコーダ７は、その入力端子I1〜I7に
“低”状態の入力が与えられることにより、その
出力端子Q1〜Q3からの３ビツトのエンコード出
力の内容を変えるもので、特に２以上の入力端子
に同時に“低”状態の入力が与えられたときは、
高位側の入力端子の“低”状態に優先的に応答し
て、この高位の入力端子の入力が“低”状態であ
ることを示す出力情報を与える。例えば、入力端
子I7とI3が同時に“低”状態のときは入力端子I7
に応答して“001”のエンコード出力を与え、入
力端子I6，I5…或いはI1の各“低”状態に応答す
るときはそれぞれ“010”，“011”…或いは
“111”のエンコード出力を与える。
従つて、第８段目のＤ−FF６８，６16の出力
Ｑa，Ｑbの一方がある変化時点にもとづき“高”
状態をとるときに、エンコーダ７のエンコード出
力を読み取れば、次の変化時点がｎ（正の整数）
×Ｔ（サンプリング周期）後に存在すること、即
ちある変化時点後の無変化時間T2を検出するこ
とができる。ただし、この無変化時間T2がｎ＞
７でサンプリング周期の７倍を超えて継続し、こ
のためエンコーダ７の入力端子I1〜I7がいずれも
“高”状態に対応するエンコード出力が読み取ら
れるときは、前述のように、ｎ＝７と見なされ
る。
Ｑa，Ｑbの一方がある変化時点にもとづき“高”
状態をとるときに、エンコーダ７のエンコード出
力を読み取れば、次の変化時点がｎ（正の整数）
×Ｔ（サンプリング周期）後に存在すること、即
ちある変化時点後の無変化時間T2を検出するこ
とができる。ただし、この無変化時間T2がｎ＞
７でサンプリング周期の７倍を超えて継続し、こ
のためエンコーダ７の入力端子I1〜I7がいずれも
“高”状態に対応するエンコード出力が読み取ら
れるときは、前述のように、ｎ＝７と見なされ
る。
このように、変化時点の発生とその変化方向
（増加方向又は減少方向）の情報を与えるＤ−FF
６８，６16の出力Ｑa，Ｑbと、無変化時間T2の情
報を与えるエンコーダ７のエンコーダ出力はアド
レス入力として専用メモリ（以下ROMと云う）
９に入力される。また、ROM９のアドレス入力
としてその３ビツトのカウント出力を出力するカ
ウンタ回路１０は変化時点前の継続する無変化時
間T1を検出する検出回路を構成する。カウント
入力として前述のクロツクパルスCKが入力され
るカウンタ回路１０のカウント動作はROM９に
入力される情報Ｑa，Ｑbの一方が“高”状態のと
きリセツト、Ｑa，Ｑbが共に“低”状態のときカ
ウントするよう制御されるが、連続する７発のク
ロツクパルスCKのカウントをもつてその後のカ
ウントが禁止される。従つて、ROM９にある変
化時点にもとづき一方が“高”状態をとる情報Ｑ
a，Ｑbが入力されたとき、カウンタ回路１０の出
力を読みこめばこの変化時点前の無変化時間T1
の情報を得ることができる。
（増加方向又は減少方向）の情報を与えるＤ−FF
６８，６16の出力Ｑa，Ｑbと、無変化時間T2の情
報を与えるエンコーダ７のエンコーダ出力はアド
レス入力として専用メモリ（以下ROMと云う）
９に入力される。また、ROM９のアドレス入力
としてその３ビツトのカウント出力を出力するカ
ウンタ回路１０は変化時点前の継続する無変化時
間T1を検出する検出回路を構成する。カウント
入力として前述のクロツクパルスCKが入力され
るカウンタ回路１０のカウント動作はROM９に
入力される情報Ｑa，Ｑbの一方が“高”状態のと
きリセツト、Ｑa，Ｑbが共に“低”状態のときカ
ウントするよう制御されるが、連続する７発のク
ロツクパルスCKのカウントをもつてその後のカ
ウントが禁止される。従つて、ROM９にある変
化時点にもとづき一方が“高”状態をとる情報Ｑ
a，Ｑbが入力されたとき、カウンタ回路１０の出
力を読みこめばこの変化時点前の無変化時間T1
の情報を得ることができる。
かかる補正に必要な情報をとりこんだROM９
は変化方向の情報にもとづき出力端子Q4から補
正直線の傾き方向を指示する１ビツトの出力を、
また無変化時間T1，T2の情報にもとづき出力端
子Q5〜Q7から補正直線の傾斜割合を指示する３
ビツトの出力を、それぞれラツチ回路１１を介し
読出し専用メモリ（ROM）１２のアドレス入力
として出力すると共に、カウント入力としてサン
プリング周期Ｔの半分のパルス周期Ｔ／２をもつクロ ツクパルス２CKが入力されているカウンタ回路
１３をセツトしてROM１２にタイミング情報を
与える。ROM１２はアドレス入力にもとづき補
正電圧発生回路１４を制御する。第６図は補正電
圧発生回路１４の一例を示し、該回路は例えば抵
抗値100Ωの抵抗R1〜R8、抵抗値1KΩの抵抗R9
〜R16及びアナログスイツチS1〜S8等から構成さ
れ、アナログスイツチS1〜S8の単独或いは組合せ
の閉成により電圧値が−mV0，０，＋mV0で表わ
される補正電圧を出力することができる。なお、
V0は単位電圧値、またｍは１，２，…７の正の
整数である。このアナログスイツチS1〜S8の閉成
は傾斜割合の指示入力に応答して予め設定された
パターンに従つて行なわれ、その各スイツチの閉
成時間はクロツクパルス２CKのパルス周期Ｔ／２と なる。第７図ａ，ｂは第２図ａ，ｂの各ケースに
おいて出力される補正電圧のパターンを示す。
は変化方向の情報にもとづき出力端子Q4から補
正直線の傾き方向を指示する１ビツトの出力を、
また無変化時間T1，T2の情報にもとづき出力端
子Q5〜Q7から補正直線の傾斜割合を指示する３
ビツトの出力を、それぞれラツチ回路１１を介し
読出し専用メモリ（ROM）１２のアドレス入力
として出力すると共に、カウント入力としてサン
プリング周期Ｔの半分のパルス周期Ｔ／２をもつクロ ツクパルス２CKが入力されているカウンタ回路
１３をセツトしてROM１２にタイミング情報を
与える。ROM１２はアドレス入力にもとづき補
正電圧発生回路１４を制御する。第６図は補正電
圧発生回路１４の一例を示し、該回路は例えば抵
抗値100Ωの抵抗R1〜R8、抵抗値1KΩの抵抗R9
〜R16及びアナログスイツチS1〜S8等から構成さ
れ、アナログスイツチS1〜S8の単独或いは組合せ
の閉成により電圧値が−mV0，０，＋mV0で表わ
される補正電圧を出力することができる。なお、
V0は単位電圧値、またｍは１，２，…７の正の
整数である。このアナログスイツチS1〜S8の閉成
は傾斜割合の指示入力に応答して予め設定された
パターンに従つて行なわれ、その各スイツチの閉
成時間はクロツクパルス２CKのパルス周期Ｔ／２と なる。第７図ａ，ｂは第２図ａ，ｂの各ケースに
おいて出力される補正電圧のパターンを示す。
かかる補正電圧はミキサー回路１５によりＤ／
Ａ変換器３からの階段波形と合成されるが、両者
の合成のタイミングはシフトレジスタ２による所
要ステツプの遅延動作をもつて達成され、出力端
子OUTから補正されたアナログ電圧波形を得る
ことができる。
Ａ変換器３からの階段波形と合成されるが、両者
の合成のタイミングはシフトレジスタ２による所
要ステツプの遅延動作をもつて達成され、出力端
子OUTから補正されたアナログ電圧波形を得る
ことができる。
以上の本発明によれば、アナログ／デジタル相
互変換において、特に低レベル低周波数のアナロ
グ信号の変換の際に発生する量子化雑音を有効に
低減する量子化雑音低減方法を提供することがで
きる。
互変換において、特に低レベル低周波数のアナロ
グ信号の変換の際に発生する量子化雑音を有効に
低減する量子化雑音低減方法を提供することがで
きる。
第１図、第３図は量子化雑音の説明に供する
図、第２図は本発明方法の説明に供する図、第４
図は本発明方法を具体化した回路の一実施例のブ
ロツク図、第５図は変化時点後の無変化時間を検
出する検出回路の一例の回路図、第６図は補正電
圧発生回路の一例の回路図及び第７図は補正電圧
のパターン例を示す図をそれぞれ示す。 ＳA……アナログ信号、ＳB……階段波形、Ｐ…
…変化時点、Ｔ……サンプリング周期、T1……
変化時点前の無変化時間、T2……変化時点後の
無変化時間。
図、第２図は本発明方法の説明に供する図、第４
図は本発明方法を具体化した回路の一実施例のブ
ロツク図、第５図は変化時点後の無変化時間を検
出する検出回路の一例の回路図、第６図は補正電
圧発生回路の一例の回路図及び第７図は補正電圧
のパターン例を示す図をそれぞれ示す。 ＳA……アナログ信号、ＳB……階段波形、Ｐ…
…変化時点、Ｔ……サンプリング周期、T1……
変化時点前の無変化時間、T2……変化時点後の
無変化時間。
Claims (1)
- 【特許請求の範囲】 １ アナログ信号を所定のサンプリング周期Ｔで
もつて量子化し形成したデジタル信号を該サンプ
リング周期に応答してアナログ電圧に変換し元の
アナログ信号に復調するデジタル／アナログ変換
において、前記デジタル信号のデジタル情報が前
記サンプリング周期Ｔの整数倍の時間である第１
の時間T1の間変化せず継続後、変化時点Ｐで
1LSB異なるデジタル情報に変化し、その後該異
なるデジタル情報が前記サンプリング周期Ｔの整
数倍の時間である第２の時間T2の間変化せず継
続する場合、 前記第１の時間T1が前記第２の時間T2より短
いときは、時点Ｐ−T1／２を起点とし、時点Ｐ
＋T1／２を終点とする補正直線に、また前記第
２の時間T2が前記第１の時間T1より短いとき
は、時点Ｐ−T2／２を起点とし、時点Ｐ＋T2／
２を終点とする補正直線にそれぞれ従つて前記ア
ナログ電圧を補正することを特徴とする量子化雑
音低減方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16250181A JPS5863245A (ja) | 1981-10-12 | 1981-10-12 | 量子化雑音低減方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16250181A JPS5863245A (ja) | 1981-10-12 | 1981-10-12 | 量子化雑音低減方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5863245A JPS5863245A (ja) | 1983-04-15 |
| JPS6259498B2 true JPS6259498B2 (ja) | 1987-12-11 |
Family
ID=15755815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16250181A Granted JPS5863245A (ja) | 1981-10-12 | 1981-10-12 | 量子化雑音低減方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5863245A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6510047B2 (ja) * | 2014-11-14 | 2019-05-08 | マイクロ モーション インコーポレイテッド | 誤り率を減じるための方法及び装置 |
-
1981
- 1981-10-12 JP JP16250181A patent/JPS5863245A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5863245A (ja) | 1983-04-15 |
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