JPH0519330B2 - - Google Patents
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- JPH0519330B2 JPH0519330B2 JP58075965A JP7596583A JPH0519330B2 JP H0519330 B2 JPH0519330 B2 JP H0519330B2 JP 58075965 A JP58075965 A JP 58075965A JP 7596583 A JP7596583 A JP 7596583A JP H0519330 B2 JPH0519330 B2 JP H0519330B2
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- JP
- Japan
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- signal
- circuit
- pulse width
- bits
- digital signal
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Links
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000003786 synthesis reaction Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 4
- 239000002131 composite material Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 239000000203 mixture Substances 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は、デジタル信号をアナログ信号に変換
するDA変換器に係り、特に、VTRのデジタルサ
ーボ制御回路に好適なDA変換器に関する。
するDA変換器に係り、特に、VTRのデジタルサ
ーボ制御回路に好適なDA変換器に関する。
(ロ) 従来技術
従来、VTRのデジタルサーボ制御回路のDA変
換器としては、入力デジタル信号に応じたパルス
幅のパルス信号を発生するパルス幅変調回路を用
い、このパルス信号を積分器で積分することによ
り、入力デジタル信号をアナログ信号に変換する
パルス幅変調形（PWM形）DA変換器が使用さ
れていた。
換器としては、入力デジタル信号に応じたパルス
幅のパルス信号を発生するパルス幅変調回路を用
い、このパルス信号を積分器で積分することによ
り、入力デジタル信号をアナログ信号に変換する
パルス幅変調形（PWM形）DA変換器が使用さ
れていた。
ところが、VTRのデジタルサーボのような速
度制御系では、速い応答と高精度が要求されるた
め、これらを満足させるためには、入力デジタル
信号のビツトを増やし、且つ、パルス幅変調回路
の制御を行う基準クロツクパルスの周波数を上げ
なくてはならない。
度制御系では、速い応答と高精度が要求されるた
め、これらを満足させるためには、入力デジタル
信号のビツトを増やし、且つ、パルス幅変調回路
の制御を行う基準クロツクパルスの周波数を上げ
なくてはならない。
然しながら、入力デジタル信号のビツトを増や
すと、パルス幅変調回路の出力パルス信号の周期
が長くなり、入力デジタル信号の変化に対する応
答が遅くなつてしまうという欠点があつた。又、
基準クロツクパルスの周波数を上げようとして
も、IC化した場合は、その周波数はICの最高動
作周波数で制限されてしまうため、あまり高速に
はできないという問題があつた。
すと、パルス幅変調回路の出力パルス信号の周期
が長くなり、入力デジタル信号の変化に対する応
答が遅くなつてしまうという欠点があつた。又、
基準クロツクパルスの周波数を上げようとして
も、IC化した場合は、その周波数はICの最高動
作周波数で制限されてしまうため、あまり高速に
はできないという問題があつた。
(ハ) 発明の目的
本発明は、抵抗回路網方式とパルス幅変調方式
とを時分割制御する新規なDA変換器を提供し、
高速度で且つ高精度のDA変換器を実現すること
を目的とするものである。
とを時分割制御する新規なDA変換器を提供し、
高速度で且つ高精度のDA変換器を実現すること
を目的とするものである。
(ニ) 発明の構成
本発明は、ｎビツトのデジタル信号をアナログ
信号に変換するDA変換器において、前記デジタ
ル信号の下位ｍビツトのデジタル信号をアナログ
信号に変換する抵抗回路網形DA変換回路と、前
記ｎビツトのデジタル信号の上位（ｎ−ｍ）ビツ
トのデジタル信号を入力し、該デジタル信号に応
じたパルス幅のパルス信号を発生するパルス幅変
調回路と、タイムスロツト信号を発生するタイム
スロツト信号発生回路と、該タイムスロツト信号
により定まる期間前記抵抗回路網形DA変換回路
の出力信号を導出し、該導出された出力信号と前
記パルス幅変調回路の出力信号とを合成する合成
回路と、該合成回路で合成された信号を積分する
積分回路とより構成したDA変換回路である。
信号に変換するDA変換器において、前記デジタ
ル信号の下位ｍビツトのデジタル信号をアナログ
信号に変換する抵抗回路網形DA変換回路と、前
記ｎビツトのデジタル信号の上位（ｎ−ｍ）ビツ
トのデジタル信号を入力し、該デジタル信号に応
じたパルス幅のパルス信号を発生するパルス幅変
調回路と、タイムスロツト信号を発生するタイム
スロツト信号発生回路と、該タイムスロツト信号
により定まる期間前記抵抗回路網形DA変換回路
の出力信号を導出し、該導出された出力信号と前
記パルス幅変調回路の出力信号とを合成する合成
回路と、該合成回路で合成された信号を積分する
積分回路とより構成したDA変換回路である。
(ホ) 実施例
第１図は、本発明の一実施例を示すブロツク図
であり、１はプログラマブルカウンタ２、（2n−
１）検出回路３、RSフリツプフロツプ４及びプ
リセツトイネーブル信号発生回路５より構成さ
れ、ｎビツトの入力デジタル信号のうち上位（ｎ
−ｍ）ビツトのデジタル信号を入力し、基準クロ
ツクCLKに基づいて、入力デジタル信号に応じ
たパルス幅のパルス信号を発生するパルス幅変調
回路、６は入力デジタル信号のうち下位ｍビツト
のデジタル信号を入力し、このデジタル信号をア
ナログ信号に変換する抵抗回路網形DA変換回
路、７は基準クロツクCLKに基づいて、タイム
スロツト信号を発生するタイムスロツト信号発生
回路、８はアナログスイツチ９，１０及びインバ
ータ１１より構成され、タイムスロツト信号によ
り定まる期間抵抗回路網形DA変換回路６の出力
信号を導出し、導出された出力信号とパルス幅変
調回路の出力信号とを合成する合成回路、１２は
抵抗１３及びコンデンサ１４で構成され、合成信
号を積分する積分回路である。
であり、１はプログラマブルカウンタ２、（2n−
１）検出回路３、RSフリツプフロツプ４及びプ
リセツトイネーブル信号発生回路５より構成さ
れ、ｎビツトの入力デジタル信号のうち上位（ｎ
−ｍ）ビツトのデジタル信号を入力し、基準クロ
ツクCLKに基づいて、入力デジタル信号に応じ
たパルス幅のパルス信号を発生するパルス幅変調
回路、６は入力デジタル信号のうち下位ｍビツト
のデジタル信号を入力し、このデジタル信号をア
ナログ信号に変換する抵抗回路網形DA変換回
路、７は基準クロツクCLKに基づいて、タイム
スロツト信号を発生するタイムスロツト信号発生
回路、８はアナログスイツチ９，１０及びインバ
ータ１１より構成され、タイムスロツト信号によ
り定まる期間抵抗回路網形DA変換回路６の出力
信号を導出し、導出された出力信号とパルス幅変
調回路の出力信号とを合成する合成回路、１２は
抵抗１３及びコンデンサ１４で構成され、合成信
号を積分する積分回路である。
第２図は、第１図に示したDA変換器の具体回
路図であり、１５ａ〜１５ｃは下位３ビツトのデ
ジタル信号D1〜D3を各々入力する入力端子、１
５ｄ〜１５ｋは上位８ビツトのデジタル信号D4
〜D11を各々入力する入力端子、１６は３ビツト
のＲ−2R梯子型抵抗回路網、１７はＴフリツプ
フロツプより構成され、基準クロツクCLKをカ
ウントする８ビツトのプログラマブルカウンタ、
１８はNANDゲート１９及び２０、インバータ
２１及び２２、Ｄフリツプフロツプ２３より構成
され、プログラマブルカウンタ１７の内容が「2n
−１」になつたことを検出する（2n−１）検知回
路、２４は２つのNORゲート２５及び２６より
構成されたRSフリツプフロツプ、２７及び２８
はアナログスイツチ、２９はプログラマブルカウ
ンタ１７と同一ビツト数、即ち、８ビツトのカウ
ンタであり、Ｄフリツプフロツプ３０，３１，３
２、NANDゲート３３，３４及びインバータ３
５，３６は、カウンタ２９の出力信号REFに基
づいて、プリセツトイネーブル信号PES及びタイ
ムスロツト信号CTLを切り出す切出し回路であ
る。
路図であり、１５ａ〜１５ｃは下位３ビツトのデ
ジタル信号D1〜D3を各々入力する入力端子、１
５ｄ〜１５ｋは上位８ビツトのデジタル信号D4
〜D11を各々入力する入力端子、１６は３ビツト
のＲ−2R梯子型抵抗回路網、１７はＴフリツプ
フロツプより構成され、基準クロツクCLKをカ
ウントする８ビツトのプログラマブルカウンタ、
１８はNANDゲート１９及び２０、インバータ
２１及び２２、Ｄフリツプフロツプ２３より構成
され、プログラマブルカウンタ１７の内容が「2n
−１」になつたことを検出する（2n−１）検知回
路、２４は２つのNORゲート２５及び２６より
構成されたRSフリツプフロツプ、２７及び２８
はアナログスイツチ、２９はプログラマブルカウ
ンタ１７と同一ビツト数、即ち、８ビツトのカウ
ンタであり、Ｄフリツプフロツプ３０，３１，３
２、NANDゲート３３，３４及びインバータ３
５，３６は、カウンタ２９の出力信号REFに基
づいて、プリセツトイネーブル信号PES及びタイ
ムスロツト信号CTLを切り出す切出し回路であ
る。
更に、３７，３８，３９はNANDゲート、４
０，４１，４２はインバータ、４３はORゲー
ト、４４は基準クロツクCLKを入力するクロツ
ク入力端子、４５は出力端子であり、この出力端
子４５に積分回路が接続される。
０，４１，４２はインバータ、４３はORゲー
ト、４４は基準クロツクCLKを入力するクロツ
ク入力端子、４５は出力端子であり、この出力端
子４５に積分回路が接続される。
次に、第３図のタイミングチヤートを参照しな
がら、第２図の具体回路の動作について説明す
る。
がら、第２図の具体回路の動作について説明す
る。
先ず、カウンタ２９がORゲート４３を介して
印加される基準クロツクCLKをカウントし、そ
の内容が「2n-1−１」から「2n-1」に変化する
と、最終段のＴフリツプフロツプの出力信号
REFは、第３図ハの如く「Ｈ」となる。このた
め、次の基準クロツクCLKの立ち下がりでＤフ
リツプフロツプ３０のＱ出力が立ち上がり、更に
次の基準クロツクCLKの立ち下がりでＤフリツ
プフロツプ３１のＱ出力が立ち上がる。従つて、
プリセツトイネーブル信号PESは、第３図ニの如
く、２クロツク分「Ｈ」となり、タイムスロツト
信号CTLは、第３図チの如く１クロツク分「Ｈ」
となる。
印加される基準クロツクCLKをカウントし、そ
の内容が「2n-1−１」から「2n-1」に変化する
と、最終段のＴフリツプフロツプの出力信号
REFは、第３図ハの如く「Ｈ」となる。このた
め、次の基準クロツクCLKの立ち下がりでＤフ
リツプフロツプ３０のＱ出力が立ち上がり、更に
次の基準クロツクCLKの立ち下がりでＤフリツ
プフロツプ３１のＱ出力が立ち上がる。従つて、
プリセツトイネーブル信号PESは、第３図ニの如
く、２クロツク分「Ｈ」となり、タイムスロツト
信号CTLは、第３図チの如く１クロツク分「Ｈ」
となる。
プリセツトイネーブル信号PESが「Ｈ」となる
と、プログラマブルカウンタ１７には、上位８ビ
ツトのデジタル信号D4〜D11がプリセツトされ、
その内容が「Ｎ」となる。そして、プリセツトイ
ネーブル信号PESが「Ｌ」となつた後、基準クロ
ツクのカウントを開始し、その内容CTRは順次
アツプして行く（第３図ホ）。又、プリセツトイ
ネーブル信号PESはORゲート４３に入力されて
いるため、信号PESが「Ｈ」の期間はORゲート
４３の出力信号RCLも第３図ロの如く「Ｈ」と
なり、この期間カウンタ２９は停止する。そし
て、プログラマブルカウンタ１７と同時に、
「2n-1」からカウントを再開する。
と、プログラマブルカウンタ１７には、上位８ビ
ツトのデジタル信号D4〜D11がプリセツトされ、
その内容が「Ｎ」となる。そして、プリセツトイ
ネーブル信号PESが「Ｌ」となつた後、基準クロ
ツクのカウントを開始し、その内容CTRは順次
アツプして行く（第３図ホ）。又、プリセツトイ
ネーブル信号PESはORゲート４３に入力されて
いるため、信号PESが「Ｈ」の期間はORゲート
４３の出力信号RCLも第３図ロの如く「Ｈ」と
なり、この期間カウンタ２９は停止する。そし
て、プログラマブルカウンタ１７と同時に、
「2n-1」からカウントを再開する。
尚、プログラマブルカウンタ１７及びカウンタ
２９のビツト数は８ビツトであり、１周期の間に
基準クロツクCLKを28＝256だけカウントするよ
う構成されており、これに対し、タイムスロツト
信号CTLのタイムスロツトTRを、基準クロツク
CLKの１周期分に設定している。即ち、タイム
スロツトを上位８ビツトのデジタル信号の最小単
位の時間幅に設定している。
２９のビツト数は８ビツトであり、１周期の間に
基準クロツクCLKを28＝256だけカウントするよ
う構成されており、これに対し、タイムスロツト
信号CTLのタイムスロツトTRを、基準クロツク
CLKの１周期分に設定している。即ち、タイム
スロツトを上位８ビツトのデジタル信号の最小単
位の時間幅に設定している。
ところで、プリセツトイネーブル信号PESが
「Ｈ」の期間は、NANDゲート３７〜３９を介し
て、下位ｍビツトのデジタル信号D1〜D3がＲ−
2R梯子型抵抗回路網１６に入力されるので、こ
こで、入力デジタル信号はアナログ信号ROに変
換される。又、プリセツトイネーブル信号PESが
立ち上がると、RSフリツプフロツプ２４はリセ
ツトされるので、その出力FFQは、第３図トの
如く「Ｌ」となる。
「Ｈ」の期間は、NANDゲート３７〜３９を介し
て、下位ｍビツトのデジタル信号D1〜D3がＲ−
2R梯子型抵抗回路網１６に入力されるので、こ
こで、入力デジタル信号はアナログ信号ROに変
換される。又、プリセツトイネーブル信号PESが
立ち上がると、RSフリツプフロツプ２４はリセ
ツトされるので、その出力FFQは、第３図トの
如く「Ｌ」となる。
ここで、アナログスイツチ２７及び２８は、
各々、プリセツトイネーブル信号PES及びタイム
スロツト信号CTLにより制御されるので、プリ
セツトイネーブル信号PESが立ち上がつて、１ク
ロツクの期間THは、アナログスイツチ２７及び
２８は共にオフとなり、出力信号DAOはハイイ
ンピーダンス状態となり、出力端子４５に接続さ
れる積分回路の状態は、この期間THでは変化し
ない。ところが、タイムスロツトTRの間は、ア
ナログスイツチ２８のみがオンするので、下位３
ビツトに対応するアナログ出力信号ROが、第３
図リに示すように、出力端子４５に導出される。
各々、プリセツトイネーブル信号PES及びタイム
スロツト信号CTLにより制御されるので、プリ
セツトイネーブル信号PESが立ち上がつて、１ク
ロツクの期間THは、アナログスイツチ２７及び
２８は共にオフとなり、出力信号DAOはハイイ
ンピーダンス状態となり、出力端子４５に接続さ
れる積分回路の状態は、この期間THでは変化し
ない。ところが、タイムスロツトTRの間は、ア
ナログスイツチ２８のみがオンするので、下位３
ビツトに対応するアナログ出力信号ROが、第３
図リに示すように、出力端子４５に導出される。
そして、タイムスロツト信号CTL及びプリセ
ツトイネーブル信号PESが「Ｌ」となると、アナ
ログスイツチ２８がオフし、アナログスイツチ２
７がオンするので、出力端子４５にはRSフリツ
プフロツプ２４の出力信号FFQが導出されるこ
ととなる。
ツトイネーブル信号PESが「Ｌ」となると、アナ
ログスイツチ２８がオフし、アナログスイツチ２
７がオンするので、出力端子４５にはRSフリツ
プフロツプ２４の出力信号FFQが導出されるこ
ととなる。
プログラマブルカウンタ１７及びカウンタ２９
のカウントが進み、カウンタ２９の内容が「０」
になると、出力信号REFは「Ｌ」となり、更に
カウントが進み、プログラマブルカウンタ１７の
内容が「2n−１」となると、次の基準クロツク
CLKの立ち下がりでＤフリツプフロツプ２３の
出力FFSが「Ｈ」となるので（第３図ヘ）、RSフ
リツプフロツプ２４がセツトされ、出力FFQが
「Ｈ」となる（第３図ト）。そして、プログラマブ
ルカウンタ１７は「０」から再びカウントアツプ
して行く。
のカウントが進み、カウンタ２９の内容が「０」
になると、出力信号REFは「Ｌ」となり、更に
カウントが進み、プログラマブルカウンタ１７の
内容が「2n−１」となると、次の基準クロツク
CLKの立ち下がりでＤフリツプフロツプ２３の
出力FFSが「Ｈ」となるので（第３図ヘ）、RSフ
リツプフロツプ２４がセツトされ、出力FFQが
「Ｈ」となる（第３図ト）。そして、プログラマブ
ルカウンタ１７は「０」から再びカウントアツプ
して行く。
その後、カウンタ２９の内容が「2n-1」になる
と、再び出力信号REFが「Ｈ」となり、これに
伴つて、プリセツトイネーブル信号PES及びタイ
ムスロツト信号CTLが、前述と同様出力される。
尚、プログラマブルカウンタ１７とカウンタ２９
は同一ビツトで構成され、同時にカウントを開始
するため、「Ｎ−１」までカウントを行なつた後、
プリセツトが再開される。又、前述したように、
プリセツトイネーブル信号PESが「Ｈ」となる
と、アナログスイツチ２７がオフする。
と、再び出力信号REFが「Ｈ」となり、これに
伴つて、プリセツトイネーブル信号PES及びタイ
ムスロツト信号CTLが、前述と同様出力される。
尚、プログラマブルカウンタ１７とカウンタ２９
は同一ビツトで構成され、同時にカウントを開始
するため、「Ｎ−１」までカウントを行なつた後、
プリセツトが再開される。又、前述したように、
プリセツトイネーブル信号PESが「Ｈ」となる
と、アナログスイツチ２７がオフする。
以上説明したように、アナログスイツチ２７か
ら出力されるパルス信号は、その周期TPが基準
クロツクCLKの28＝256分であり、プログラマブ
ルカウンタ１７の内容CTRが、上位８ビツトの
デジタル信号D4〜D11の値Ｎから2n−１までの間
は「Ｌ」で、０からＮ−１までの間は「Ｈ」とな
り、デジタル信号の値Ｎが大きければ「Ｈ」の期
間が長くなる。即ち、上位８ビツトのデジタル信
号に応じたパルス幅となる。又、アナログスイツ
チ２８から出力されるパルス信号は、そのパルス
幅TRは基準クロツクCLKの１クロツク分、即ち、
上位８ビツトのデジタル信号の最小単位時間幅で
あり、その振幅VRは、「Ｈ」レベルに対応する電
圧VDDを、下位３ビツトのデジタル信号D1〜D3に
応じて分圧した電圧値となる。例えば、
（D1D2D3）が（101）のときは、振幅VRは、５×
VDD／23となる。そして、両アナログスイツチ２
７及び２８の出力パルス信号は、ワイヤードOR
ゲートにより合成され、合成信号が出力端子４５
に得られる。
ら出力されるパルス信号は、その周期TPが基準
クロツクCLKの28＝256分であり、プログラマブ
ルカウンタ１７の内容CTRが、上位８ビツトの
デジタル信号D4〜D11の値Ｎから2n−１までの間
は「Ｌ」で、０からＮ−１までの間は「Ｈ」とな
り、デジタル信号の値Ｎが大きければ「Ｈ」の期
間が長くなる。即ち、上位８ビツトのデジタル信
号に応じたパルス幅となる。又、アナログスイツ
チ２８から出力されるパルス信号は、そのパルス
幅TRは基準クロツクCLKの１クロツク分、即ち、
上位８ビツトのデジタル信号の最小単位時間幅で
あり、その振幅VRは、「Ｈ」レベルに対応する電
圧VDDを、下位３ビツトのデジタル信号D1〜D3に
応じて分圧した電圧値となる。例えば、
（D1D2D3）が（101）のときは、振幅VRは、５×
VDD／23となる。そして、両アナログスイツチ２
７及び２８の出力パルス信号は、ワイヤードOR
ゲートにより合成され、合成信号が出力端子４５
に得られる。
従つて、合成信号としては、第３図リに示すよ
うに、周期ＴがTR＋TPであり、振幅がVDDで、パ
ルス幅が上位８ビツトのデジタル信号D4〜D11に
対応したパルス信号と、振幅が電圧VDDを下位３
ビツトのデジタル信号D1〜D3に応じて分圧した
電圧値で、パルス幅が上位８ビツトのデジタル信
号の最小単位時間幅であるパルス信号とを合成し
た出力信号となる。このため、合成信号DAOの
分解能は、周期Ｔが基準クロツクCLKの約28倍
であるにもかかわらず、23×28＝211分の１とな
る。
うに、周期ＴがTR＋TPであり、振幅がVDDで、パ
ルス幅が上位８ビツトのデジタル信号D4〜D11に
対応したパルス信号と、振幅が電圧VDDを下位３
ビツトのデジタル信号D1〜D3に応じて分圧した
電圧値で、パルス幅が上位８ビツトのデジタル信
号の最小単位時間幅であるパルス信号とを合成し
た出力信号となる。このため、合成信号DAOの
分解能は、周期Ｔが基準クロツクCLKの約28倍
であるにもかかわらず、23×28＝211分の１とな
る。
ここで、入力デジタル信号のビツト数を11ビツ
トとし、基準クロツクCLKを同一周波数とした
場合、従来のパルス幅変調形DA変換では、その
周期は211＝28×８となり、本実施の約８倍とな
る。即ち、本実施例は、従来に比べかなり高速で
動作させることができる。又、従来のパルス幅変
調形DA変換器で、出力パルス信号の周期を、本
実施例とほぼ同様に、基準クロツクCLKの周期
の28倍に選べは、入力デジタル信号のビツト数を
８ビツトにしなくてはならない。即ち、本実施例
は、従来に比べかなり高精度のDA変換器が実現
できることとなる。
トとし、基準クロツクCLKを同一周波数とした
場合、従来のパルス幅変調形DA変換では、その
周期は211＝28×８となり、本実施の約８倍とな
る。即ち、本実施例は、従来に比べかなり高速で
動作させることができる。又、従来のパルス幅変
調形DA変換器で、出力パルス信号の周期を、本
実施例とほぼ同様に、基準クロツクCLKの周期
の28倍に選べは、入力デジタル信号のビツト数を
８ビツトにしなくてはならない。即ち、本実施例
は、従来に比べかなり高精度のDA変換器が実現
できることとなる。
第４図は、本発明の他の実施例を示すブロツク
図であり、第１図の実施例のは、パルス幅変調回
路１の構成が異なるものであり、同一構成には同
一符号を付している。
図であり、第１図の実施例のは、パルス幅変調回
路１の構成が異なるものであり、同一構成には同
一符号を付している。
第４図のパルス幅変調回路１は、クロツクパル
スCLKをカウントするカウンタ４６と、上位
（ｎ−ｍ）ビツトのデジタル信号とカウンタ４６
の内容を比較し、一致したとき出力を発生する一
致回路４７と、（2o−１）検出回路３と、RSフリ
ツプフロツプ４と、禁止回路４８とで構成されて
おり、一致回路４７の出力でRSフリツプフロツ
プ４をセツトし、（2o−１）検出回路３の出力で
RSフリツプフロツプ４をリセツトすることによ
り、RSフリツプフロツプ４の出力として、上
位（ｎ−ｍ）ビツトのデジタル信号に応じたパル
ス幅のパルス信号を得るようにしている。即ち、
このパルス信号は、カウンタ４６の内容が０から
上位（ｎ−ｍ）ビツトのデジタル信号の値Ｎまで
の間「Ｈ」となり、Ｎ＋１から2n−１までの間
「Ｌ」となる。
スCLKをカウントするカウンタ４６と、上位
（ｎ−ｍ）ビツトのデジタル信号とカウンタ４６
の内容を比較し、一致したとき出力を発生する一
致回路４７と、（2o−１）検出回路３と、RSフリ
ツプフロツプ４と、禁止回路４８とで構成されて
おり、一致回路４７の出力でRSフリツプフロツ
プ４をセツトし、（2o−１）検出回路３の出力で
RSフリツプフロツプ４をリセツトすることによ
り、RSフリツプフロツプ４の出力として、上
位（ｎ−ｍ）ビツトのデジタル信号に応じたパル
ス幅のパルス信号を得るようにしている。即ち、
このパルス信号は、カウンタ４６の内容が０から
上位（ｎ−ｍ）ビツトのデジタル信号の値Ｎまで
の間「Ｈ」となり、Ｎ＋１から2n−１までの間
「Ｌ」となる。
そして、タイムスロツト信号が「Ｈ」の期間、
抵抗回路網形DA変換回路６の出力信号を導出さ
せ、「Ｌ」の期間、パルス幅変調回路１の出力信
号を導出させ、これらの信号を合成している。
尚、アナログスイツチ９をオンさせている期間
は、カウンタ４６を停止させておく必要があり、
このため、禁止回路４８で基準クロツクCLKの
カウンタ４６への印加を禁止している。
抵抗回路網形DA変換回路６の出力信号を導出さ
せ、「Ｌ」の期間、パルス幅変調回路１の出力信
号を導出させ、これらの信号を合成している。
尚、アナログスイツチ９をオンさせている期間
は、カウンタ４６を停止させておく必要があり、
このため、禁止回路４８で基準クロツクCLKの
カウンタ４６への印加を禁止している。
ところで、第２図において、Ｒ−2R梯子型抵
抗回路網１６の入力側に、NANDゲート３７，
３８，３９を設け、これらをプリセツトイネーブ
ル信号PESで制御するようにしたが、これは、必
要なときのみ抵抗回路網１６に電流を流すように
するためである。そして、このように、プリセツ
トイネーブル信号PESで、抵抗回路網１６による
DA変変換を開始させるようにしたので、DA変
換出力が十分安定した後出力端子４５に導出させ
るようにするため、第２図の実施例では、タイム
スロツト信号CTLの発生の前に、ハイインピー
ダンス状態を設けている。従つて第４図において
も、アナログスイツチ１０及び禁止回路４８をタ
イムスロツト信号ではなく、第３図ニのプリセツ
トイネーブル信号PESのように、タイムスロツト
信号を含むより長いパルス幅の信号で制御するよ
うにしても良い。
抗回路網１６の入力側に、NANDゲート３７，
３８，３９を設け、これらをプリセツトイネーブ
ル信号PESで制御するようにしたが、これは、必
要なときのみ抵抗回路網１６に電流を流すように
するためである。そして、このように、プリセツ
トイネーブル信号PESで、抵抗回路網１６による
DA変変換を開始させるようにしたので、DA変
換出力が十分安定した後出力端子４５に導出させ
るようにするため、第２図の実施例では、タイム
スロツト信号CTLの発生の前に、ハイインピー
ダンス状態を設けている。従つて第４図において
も、アナログスイツチ１０及び禁止回路４８をタ
イムスロツト信号ではなく、第３図ニのプリセツ
トイネーブル信号PESのように、タイムスロツト
信号を含むより長いパルス幅の信号で制御するよ
うにしても良い。
(ヘ) 発明の効果
本発明によるDA変換器は、入力デジタル信号
を上位桁と下位桁に２分割し、上位桁にパルス幅
変調方式を、そして、下位桁に抵抗回路網方式を
採用し、タイムスロツト信号に基づいて両方式の
出力信号を合成し、合成信号を積分することによ
り、入力デジタル信号をアナログ信号に変換する
ようにしたので、DA変換速度は、上位桁のビツ
ト数で決まり、下位桁のビツト数だけ速くなる。
更に、DA変換精度は上位桁と下位桁を加算した
ビツト数で決まるため、精度も良く、従つて、従
来のパルス幅変調形DA変換器に比べ、高速度で
且つ高精度の特性を有するDA変換器を実現でき
る。
を上位桁と下位桁に２分割し、上位桁にパルス幅
変調方式を、そして、下位桁に抵抗回路網方式を
採用し、タイムスロツト信号に基づいて両方式の
出力信号を合成し、合成信号を積分することによ
り、入力デジタル信号をアナログ信号に変換する
ようにしたので、DA変換速度は、上位桁のビツ
ト数で決まり、下位桁のビツト数だけ速くなる。
更に、DA変換精度は上位桁と下位桁を加算した
ビツト数で決まるため、精度も良く、従つて、従
来のパルス幅変調形DA変換器に比べ、高速度で
且つ高精度の特性を有するDA変換器を実現でき
る。
又、下位桁には抵抗回路網を使用いているた
め、回路構成が簡単となり、IC化に最適となる。
め、回路構成が簡単となり、IC化に最適となる。
第１図は本発明の一実施例を示すブロツク図、
第２図は第１図の実施例の具体回路図、第３図イ
〜リは第２図の具体回路の動作を示すタイミング
チヤート、第４図は本発明の他の実施例を示すブ
ロツク図である。 主な図番の説明、１……パルス幅変調回路、
２，１７……プログラマブルカウンタ、３，１８
……（2n−１）検出回路、４，２４……RSフリ
ツプフロツプ、６……抵抗回路網形DA変換回
路、７３……タイムスロツト信号発生回路、８…
…合成回路、９，１０，２７，２８……アナログ
スイツチ、１２……積分回路、１６……Ｒ−2R
梯子型抵抗回路網、２９……カウンタ、４６……
カウンタ、４７……一致回路、４８……禁止回
路。
第２図は第１図の実施例の具体回路図、第３図イ
〜リは第２図の具体回路の動作を示すタイミング
チヤート、第４図は本発明の他の実施例を示すブ
ロツク図である。 主な図番の説明、１……パルス幅変調回路、
２，１７……プログラマブルカウンタ、３，１８
……（2n−１）検出回路、４，２４……RSフリ
ツプフロツプ、６……抵抗回路網形DA変換回
路、７３……タイムスロツト信号発生回路、８…
…合成回路、９，１０，２７，２８……アナログ
スイツチ、１２……積分回路、１６……Ｒ−2R
梯子型抵抗回路網、２９……カウンタ、４６……
カウンタ、４７……一致回路、４８……禁止回
路。
Claims (1)
- １ ｎビツトのデジタル信号をアナログ信号に変
換するDA変換器において、前記デジタル信号の
下位ｍビツトのデジタル信号をアナログ信号に変
換する抵抗回路網型DA変換回路と、前記ｎビツ
トのデジタル信号の上位（ｎ−ｍ）ビツトのデジ
タル信号を入力し、該デジタル信号に応じたパル
ス幅のパルス信号を発生するパルス幅変調回路
と、前記上位（ｎ−ｍ）ビツトの最小ビツトに対
応する前記パルス幅変調回路のパルス幅と同一の
パルス幅を有するタイムスロツト信号を、前記パ
ルス幅変調回路に上位（ｎ−ｍ）ビツトをプリセ
ツトする期間の後半部分に発生するタイムスロツ
ト信号発生回路と、前記プリセツトする期間のみ
動作する前記抵抗回路網型DA変換回路の電圧出
力信号を前記タイムスロツト信号のパルス幅の期
間導出し、前記パルス幅変調回路の一周期間に付
加する合成回路と、該合成回路で合成された信号
を積分する積分回路とを有することを特徴とする
DA変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7596583A JPS59201519A (ja) | 1983-04-28 | 1983-04-28 | Ｄａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7596583A JPS59201519A (ja) | 1983-04-28 | 1983-04-28 | Ｄａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59201519A JPS59201519A (ja) | 1984-11-15 |
| JPH0519330B2 true JPH0519330B2 (ja) | 1993-03-16 |
Family
ID=13591438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7596583A Granted JPS59201519A (ja) | 1983-04-28 | 1983-04-28 | Ｄａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201519A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01132221A (ja) * | 1987-11-18 | 1989-05-24 | Sanyo Electric Co Ltd | Ｄａ変換回路 |
| DE3800804A1 (de) * | 1988-01-14 | 1989-07-27 | Bodenseewerk Geraetetech | Digital-analog-wandleranordnung |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5181551A (ja) * | 1975-01-16 | 1976-07-16 | Hitachi Ltd | Fukugoki |
| JPS5610738A (en) * | 1979-07-09 | 1981-02-03 | Yokogawa Hokushin Electric Corp | Digital-to-analog converter |
| JPS56147519A (en) * | 1980-04-18 | 1981-11-16 | Nec Corp | Digital-to-analog converter |
-
1983
- 1983-04-28 JP JP7596583A patent/JPS59201519A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5181551A (ja) * | 1975-01-16 | 1976-07-16 | Hitachi Ltd | Fukugoki |
| JPS5610738A (en) * | 1979-07-09 | 1981-02-03 | Yokogawa Hokushin Electric Corp | Digital-to-analog converter |
| JPS56147519A (en) * | 1980-04-18 | 1981-11-16 | Nec Corp | Digital-to-analog converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59201519A (ja) | 1984-11-15 |
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