JPS6161730B2 - - Google Patents
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- JPS6161730B2 JPS6161730B2 JP56080566A JP8056681A JPS6161730B2 JP S6161730 B2 JPS6161730 B2 JP S6161730B2 JP 56080566 A JP56080566 A JP 56080566A JP 8056681 A JP8056681 A JP 8056681A JP S6161730 B2 JPS6161730 B2 JP S6161730B2
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- Japan
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- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、積分型DA変換器、特にそのパルス
幅変調方式の改良に関するものである。
幅変調方式の改良に関するものである。
従来用いられているパルス幅変調方式を第１図
に、その動作を第２図に示し、以下簡単に説明す
る。第１図において１はカウンタを内蔵した分周
器、２はプログラマブルカウンタ、３はプリセツ
ト回路、４は積分回路である。第２図において、
Q0は基準クロツク信号、５は分周器１の出力パ
ルス、６はプログラマブルカウンタ２の出力パル
スである。まず、基準クロツクQ0を分周器１で
分周し、出力パルス６の周期、即ち第２図におけ
る期間２２を定める。一方、時刻２３に於てデイ
ジタルデータD1〜ＤNに対応した値をプリセツト
回路３を通してプログラマブルカウンタ２にプリ
セツトする。そして、クロツクQ0によりプログ
ラマブルカウンタ２のプリセツト値を減算してい
き、その間出力パルス６を“Ｈ”レベルに保つ。
時刻２４に於て、プログラマブルカウンタ２の内
容が０になれば出力パルス６を“Ｌ”レベルにし
減算を停止する。
に、その動作を第２図に示し、以下簡単に説明す
る。第１図において１はカウンタを内蔵した分周
器、２はプログラマブルカウンタ、３はプリセツ
ト回路、４は積分回路である。第２図において、
Q0は基準クロツク信号、５は分周器１の出力パ
ルス、６はプログラマブルカウンタ２の出力パル
スである。まず、基準クロツクQ0を分周器１で
分周し、出力パルス６の周期、即ち第２図におけ
る期間２２を定める。一方、時刻２３に於てデイ
ジタルデータD1〜ＤNに対応した値をプリセツト
回路３を通してプログラマブルカウンタ２にプリ
セツトする。そして、クロツクQ0によりプログ
ラマブルカウンタ２のプリセツト値を減算してい
き、その間出力パルス６を“Ｈ”レベルに保つ。
時刻２４に於て、プログラマブルカウンタ２の内
容が０になれば出力パルス６を“Ｌ”レベルにし
減算を停止する。
次の出力パルス周期になれば再びデイジタルデ
ータD1〜ＤNに対応したパルス幅の出力パルス６
が得られ、これらの出力パルス６を積分回路４を
通すことによりデイジタルデータD1〜ＤNに対応
したアナログ出力を得ることができる。
ータD1〜ＤNに対応したパルス幅の出力パルス６
が得られ、これらの出力パルス６を積分回路４を
通すことによりデイジタルデータD1〜ＤNに対応
したアナログ出力を得ることができる。
ところで、第２図に示す様に上記の方式である
と、出力６のパルスの“Ｈ”レベルの期間がパル
ス周期の一定の位置にかたよつている。そのた
め、出力パルス波形をフーリエ級数に展開した時
の１次の項が大きくなり、かつ基本周波数が小さ
くなるために、積分回路４の出力のリツプル成分
を小さくするためには、積分回路の積分定数を大
きくする必要があり、従つて動作速度が遅くなる
と言う欠点がある。
と、出力６のパルスの“Ｈ”レベルの期間がパル
ス周期の一定の位置にかたよつている。そのた
め、出力パルス波形をフーリエ級数に展開した時
の１次の項が大きくなり、かつ基本周波数が小さ
くなるために、積分回路４の出力のリツプル成分
を小さくするためには、積分回路の積分定数を大
きくする必要があり、従つて動作速度が遅くなる
と言う欠点がある。
本発明は、このような点に鑑みてなされたもの
で、積分回路の時定数を小さくでき、即ち高速化
がはかれるDA変換器を提供するものである。
で、積分回路の時定数を小さくでき、即ち高速化
がはかれるDA変換器を提供するものである。
以下、第３図に示す本発明の実施例について説
明する。第３図において、１は縦続接続された５
段の分周器を内蔵した分周回路、２は２ビツトの
プログラマブルカウンタ、３はプリセツト回路、
４は積分回路、１５はある期間出力を一定に保持
するゲート回路、３１〜３３はAND回路、３
４，３５はOR回路である。
明する。第３図において、１は縦続接続された５
段の分周器を内蔵した分周回路、２は２ビツトの
プログラマブルカウンタ、３はプリセツト回路、
４は積分回路、１５はある期間出力を一定に保持
するゲート回路、３１〜３３はAND回路、３
４，３５はOR回路である。
今、５ビツトのデイジタルデータD1，D2，
D3，D4，D5＝１、０、１、０、１が入力される
ものとし、まず、上位２ビツトのデータD4，D5
による出力について説明する。２ビツト・プログ
ラマブルカウンタ２には、第４図に示すプリセツ
ト信号ＱLによつてデータD4，D5に対応する値、
一例をあげればデジタルデータD4，D5が「0.0」
「1.0」「0.1」「1.1」の場合、10進法の０、１、
２、３がプリセツト回路３を介してプリセツトさ
れる。プリセツトされるタイミングはプリセツト
信号ＱLが“Ｈ”レベルの時、すなわち、クロツ
クQ0の４周期（ＱLの１周期）毎にQ0の１周期の
幅で“Ｈ”になる期間である。プログラマブルカ
ウンタ２はＱLの立ち下り時点からクロツクQ0を
カウントし、その内容が所定のプリセツト値、こ
の例では０に達すると第３図の信号４２をゲート
回路１５に出力する。ゲート回路１５の出力４３
は、プリセツト信号ＱLの立ち下りから信号４２
の立ち上りまでの期間“Ｈ”レベルを保持する。
D3，D4，D5＝１、０、１、０、１が入力される
ものとし、まず、上位２ビツトのデータD4，D5
による出力について説明する。２ビツト・プログ
ラマブルカウンタ２には、第４図に示すプリセツ
ト信号ＱLによつてデータD4，D5に対応する値、
一例をあげればデジタルデータD4，D5が「0.0」
「1.0」「0.1」「1.1」の場合、10進法の０、１、
２、３がプリセツト回路３を介してプリセツトさ
れる。プリセツトされるタイミングはプリセツト
信号ＱLが“Ｈ”レベルの時、すなわち、クロツ
クQ0の４周期（ＱLの１周期）毎にQ0の１周期の
幅で“Ｈ”になる期間である。プログラマブルカ
ウンタ２はＱLの立ち下り時点からクロツクQ0を
カウントし、その内容が所定のプリセツト値、こ
の例では０に達すると第３図の信号４２をゲート
回路１５に出力する。ゲート回路１５の出力４３
は、プリセツト信号ＱLの立ち下りから信号４２
の立ち上りまでの期間“Ｈ”レベルを保持する。
次いで、下位３ビツトのデイジタルデータ
D1，D2，D3による出力について説明する。基準
クロツクQ0を分周回路１に印加して、第４図に
示す様に第３、４、５段目の各分周器の出力Q3
〜Q5を得る。この出力Q3〜Q5及び信号ＱLをデコ
ード回路１６に与え(1)式に示す論理動作を行わせ
ることにより出力Ｑ＊ ３〜Ｑ＊ ５を得る。
D1，D2，D3による出力について説明する。基準
クロツクQ0を分周回路１に印加して、第４図に
示す様に第３、４、５段目の各分周器の出力Q3
〜Q5を得る。この出力Q3〜Q5及び信号ＱLをデコ
ード回路１６に与え(1)式に示す論理動作を行わせ
ることにより出力Ｑ＊ ３〜Ｑ＊ ５を得る。
そしてこの出力をデータD1〜D3によりAND回
路３１〜３３で制御し、AND回路３１〜３３の
出力をOR回路３４に入力することによりパルス
出力４１を得る。このパルス出力４１と前記パル
ス出力４３をOR回路３５に入力し、その出力４
４を積分回路４により積分し、デイジタルデータ
D1〜D5に対応したアナログ出力を得る。
路３１〜３３で制御し、AND回路３１〜３３の
出力をOR回路３４に入力することによりパルス
出力４１を得る。このパルス出力４１と前記パル
ス出力４３をOR回路３５に入力し、その出力４
４を積分回路４により積分し、デイジタルデータ
D1〜D5に対応したアナログ出力を得る。
明らかな様に、パルス出力４４は、第３図に示
す区間T1〜T8の８区間によつて１周期を構成し
ている。各区間T1〜T8における“Ｈ”レベルの
期間の差は、高々Q0の１周期に亘る幅の差があ
るだけであり、出力４４の周期は近似的に期間
T1で表わすことができ、すなわちＴ1+………+T8
＝8T1の1/8になつたことになりこの出力を積分
回路４に通したアナログ出力のリツプル成分を小
さくすることができる。この事実は、第１図に示
した従来のDA変換器のパルス出力６と比べて、
デイジタル・データのビツト数を等しくすると、
第２図に示す期間２２と第４図に示すトータル期
間Ｔ1+………+T8が等しいことから、本発明の実
施例の出力４４の方が、“Ｈ”レベルの期間が一
定の位置にかたよることなく配分されて配置され
ていることからも明らかである。
す区間T1〜T8の８区間によつて１周期を構成し
ている。各区間T1〜T8における“Ｈ”レベルの
期間の差は、高々Q0の１周期に亘る幅の差があ
るだけであり、出力４４の周期は近似的に期間
T1で表わすことができ、すなわちＴ1+………+T8
＝8T1の1/8になつたことになりこの出力を積分
回路４に通したアナログ出力のリツプル成分を小
さくすることができる。この事実は、第１図に示
した従来のDA変換器のパルス出力６と比べて、
デイジタル・データのビツト数を等しくすると、
第２図に示す期間２２と第４図に示すトータル期
間Ｔ1+………+T8が等しいことから、本発明の実
施例の出力４４の方が、“Ｈ”レベルの期間が一
定の位置にかたよることなく配分されて配置され
ていることからも明らかである。
以上のことを定量的に下記に説明する。第１図
に示した従来の方式において、パルス出力６中の
基本周期成分（周期が期間２２に等しい成分）が
最大になるのは、“Ｈ”レベルの期間２１が周期
２２の半分になつた時である。今、デイジタルデ
ータをD1〜D5の５ビツト、出力パルス６の振幅
をVo、クロツクQ0の周期をtoとすると、この時
の基本周期成分A1は A1＝２Ｖｏ／π （但しπは円周率） (2) 積分回路４の時定数をτとすると、パルス出力
６を積分回路４に入力した時の積分回路の出力の
リツプル成分VR1は VR1＝32×Ｖｏｔｏ／π２τ (3) となる。
に示した従来の方式において、パルス出力６中の
基本周期成分（周期が期間２２に等しい成分）が
最大になるのは、“Ｈ”レベルの期間２１が周期
２２の半分になつた時である。今、デイジタルデ
ータをD1〜D5の５ビツト、出力パルス６の振幅
をVo、クロツクQ0の周期をtoとすると、この時
の基本周期成分A1は A1＝２Ｖｏ／π （但しπは円周率） (2) 積分回路４の時定数をτとすると、パルス出力
６を積分回路４に入力した時の積分回路の出力の
リツプル成分VR1は VR1＝32×Ｖｏｔｏ／π２τ (3) となる。
次いで第３図に示す本発明の実施例について考
えてみる。第３図におけるパルス出力４４のトー
タル周期Ｔ1+………+T8（32toに等しい）の基本
周期成分が最大になるのは、データD1が“１”
の時である。この時の基本周期成分A2は A2＝0.195×Ｖｏ／π (4) となる。このパルス出力を時定数τをもつ積分回
路４を通すと、その出力のリツプル成分VR2は、 VR2＝3.12×Ｖｏｔｏ／π２τ (5) となる。一方、T1〜T8の各区間で“Ｈ”レベル
の期間が等しくなつた時、すなわち、D1，D2，
D3が０、０、０の時には、パルス出力４４の基
本周期は、4toとなり、その成分が最大になる時
は、“Ｈ”レベルと“Ｌ”レベルの長さが一致す
る時で、その時の基本周期成分A3は A3＝２Ｖｏ／π (6) したがつて、この時積分回路４出力に含まれる
リツプル成分VR3は VR3＝４×Ｖｏｔ／π２τ (7) 式(3)(5)(7)から明らかなように、従来のDA変換
器に比べて、本発明のDA変換器の方が、積分回
路４の出力に含まれるリツプル成分は1/8〜1/10
になつている。すなわち、本発明によればアナロ
グ出力に含まれるリツプル量が同じであれば、積
分回路の時定数は小さくすることができ、すなわ
ち変換速度を速くすることができる。
えてみる。第３図におけるパルス出力４４のトー
タル周期Ｔ1+………+T8（32toに等しい）の基本
周期成分が最大になるのは、データD1が“１”
の時である。この時の基本周期成分A2は A2＝0.195×Ｖｏ／π (4) となる。このパルス出力を時定数τをもつ積分回
路４を通すと、その出力のリツプル成分VR2は、 VR2＝3.12×Ｖｏｔｏ／π２τ (5) となる。一方、T1〜T8の各区間で“Ｈ”レベル
の期間が等しくなつた時、すなわち、D1，D2，
D3が０、０、０の時には、パルス出力４４の基
本周期は、4toとなり、その成分が最大になる時
は、“Ｈ”レベルと“Ｌ”レベルの長さが一致す
る時で、その時の基本周期成分A3は A3＝２Ｖｏ／π (6) したがつて、この時積分回路４出力に含まれる
リツプル成分VR3は VR3＝４×Ｖｏｔ／π２τ (7) 式(3)(5)(7)から明らかなように、従来のDA変換
器に比べて、本発明のDA変換器の方が、積分回
路４の出力に含まれるリツプル成分は1/8〜1/10
になつている。すなわち、本発明によればアナロ
グ出力に含まれるリツプル量が同じであれば、積
分回路の時定数は小さくすることができ、すなわ
ち変換速度を速くすることができる。
尚、上記実施例では、上位２ビツト、下位３ビ
ツト計５ビツトのDA変換器を構成しているが、
第３図の分周回路１の段数及びプログラマブルカ
ウンタ２のビツト数を必要なだけ設けることによ
り、上位、下位各１ビツト以上、計２ビツト以上
のDA変換器を構成することができる。
ツト計５ビツトのDA変換器を構成しているが、
第３図の分周回路１の段数及びプログラマブルカ
ウンタ２のビツト数を必要なだけ設けることによ
り、上位、下位各１ビツト以上、計２ビツト以上
のDA変換器を構成することができる。
また、第３図に示す実施例では、分周回路１か
らの入力を式(1)に規定される様にデコードした
が、式(1)の方法以外でも、デコードされた出力の
“Ｈ”レベル（あるいは“Ｌ”レベル）の期間が
互いに重複しない様に選べば同様の効果がある。
らの入力を式(1)に規定される様にデコードした
が、式(1)の方法以外でも、デコードされた出力の
“Ｈ”レベル（あるいは“Ｌ”レベル）の期間が
互いに重複しない様に選べば同様の効果がある。
第１図は従来のDA変換器の構成例を示すブロ
ツク図、第２図はその動作を示すタイミング図で
ある。第３図は本発明による一実施例を示すブロ
ツク図であり、第４図はその動作を示すタイミン
グ図である。 図中、１は分周回路、２はプログラマブルカウ
ンタ、３はプリセツト回路、４は積分回路、１５
はゲート回路、１６はデコーダ回路、３１〜３３
はAND回路、３４，３５はOR回路である。
ツク図、第２図はその動作を示すタイミング図で
ある。第３図は本発明による一実施例を示すブロ
ツク図であり、第４図はその動作を示すタイミン
グ図である。 図中、１は分周回路、２はプログラマブルカウ
ンタ、３はプリセツト回路、４は積分回路、１５
はゲート回路、１６はデコーダ回路、３１〜３３
はAND回路、３４，３５はOR回路である。
Claims (1)
- 【特許請求の範囲】 １ 上位Ｍビツト、下位Ｎビツトからなる（Ｍ＋
Ｎ）ビツト（Ｍ、Ｎは正の整数）のデイジタルデ
ータD1，………ＤN，ＤN+1，………ＤN+Mをアナ
ログ量に変換するDA変換器において、（Ｍ＋Ｎ）
段縦続接続された分周器を有し初段の分周器が入
力ロツク信号ＱO を受けて各段の分周器が出力
Q1，………，ＱN，ＱN+1，………，ＱM+Nを発生
する分周回路、上記Q0を入力クロツク信号とす
るＭビツトプログラマブルカウンタ、周期が上記
ＱNの周期に等しく、１周期中上記ＱOの１周期分
だけ第１のレベルとなり、他の期間は第２のレベ
ルとなる信号ＱLによつて、該ＱLが第１のレベル
の時に上位ＭビツトのデータＤN+1，………，ＤN
＋Ｍに対応した値を上記プログラマブルカウンタに
プリセツトするプリセツト回路、信号ＱLが第１
のレベルから第２のレベルに変化する時にセツト
され上記プログラマブルカウンタの内容が所定の
プリセツト値になる時にリセツトされる第１のゲ
ート回路、上記信号ＱL及び分周器の出力を入力
とし所定レベルの期間が互いに重複しない信号Ｑ
＊ Ｍ＋１，Ｑ＊ Ｍ＋２，………Ｑ＊ Ｍ＋Ｎを出力するデ
コーダ回
路、このデコーダ回路の各出力信号を下位Ｎビツ
トのデータD1，………，ＤNにより制御する第２
のゲート回路、及び上記各ゲート回路の出力の和
を積分する積分回路を具備することを特徴とする
AD変換器。 ２ デコーダ回路が Ｑ＊ Ｍ＋１＝M+1・ＱL Ｑ＊ Ｍ＋２＝ＱM+1・M+2・ＱL 〓 Ｑ＊ Ｍ＋Ｎ＝ＱM+1・ＱM+2 ………ＱM+N-1・M+N・ＱL で表わされる信号を出力することを特徴とする特
許請求の範囲第１項記載のDA変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56080566A JPS57194626A (en) | 1981-05-27 | 1981-05-27 | Da converter |
| EP82104649A EP0066265B1 (en) | 1981-05-27 | 1982-05-27 | D-a converter |
| DE8282104649T DE3279278D1 (en) | 1981-05-27 | 1982-05-27 | D-a converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56080566A JPS57194626A (en) | 1981-05-27 | 1981-05-27 | Da converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57194626A JPS57194626A (en) | 1982-11-30 |
| JPS6161730B2 true JPS6161730B2 (ja) | 1986-12-26 |
Family
ID=13721880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56080566A Granted JPS57194626A (en) | 1981-05-27 | 1981-05-27 | Da converter |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0066265B1 (ja) |
| JP (1) | JPS57194626A (ja) |
| DE (1) | DE3279278D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62184723A (ja) * | 1986-02-05 | 1987-08-13 | 帝国通信工業株式会社 | ヒンジ型押ボタンスイツチ |
| JPS6412329U (ja) * | 1987-07-14 | 1989-01-23 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4940979A (en) * | 1988-04-26 | 1990-07-10 | Hewlett-Packard Company | Combined rate/width modulation arrangement |
| US5041831A (en) * | 1988-04-26 | 1991-08-20 | Hewlett-Packard Company | Indirect D/A converter |
| US5764165A (en) * | 1996-05-03 | 1998-06-09 | Quantum Corporation | Rotated counter bit pulse width modulated digital to analog converter |
| JP5230528B2 (ja) * | 2009-05-27 | 2013-07-10 | 三菱電機株式会社 | Ｄａ変換回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3603977A (en) * | 1969-06-19 | 1971-09-07 | Westinghouse Electric Corp | Digital-to-analog converter utilizing pulse duration modulation |
| US3707713A (en) * | 1970-10-13 | 1972-12-26 | Westinghouse Electric Corp | High resolution pulse rate modulated digital-to-analog converter system |
| JPS547263A (en) * | 1977-06-20 | 1979-01-19 | Hitachi Ltd | D-a converter |
-
1981
- 1981-05-27 JP JP56080566A patent/JPS57194626A/ja active Granted
-
1982
- 1982-05-27 EP EP82104649A patent/EP0066265B1/en not_active Expired
- 1982-05-27 DE DE8282104649T patent/DE3279278D1/de not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62184723A (ja) * | 1986-02-05 | 1987-08-13 | 帝国通信工業株式会社 | ヒンジ型押ボタンスイツチ |
| JPS6412329U (ja) * | 1987-07-14 | 1989-01-23 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0066265B1 (en) | 1988-12-07 |
| DE3279278D1 (en) | 1989-01-12 |
| EP0066265A2 (en) | 1982-12-08 |
| JPS57194626A (en) | 1982-11-30 |
| EP0066265A3 (en) | 1986-03-19 |
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