JPH0220177B2 - - Google Patents
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- JPH0220177B2 JPH0220177B2 JP59027421A JP2742184A JPH0220177B2 JP H0220177 B2 JPH0220177 B2 JP H0220177B2 JP 59027421 A JP59027421 A JP 59027421A JP 2742184 A JP2742184 A JP 2742184A JP H0220177 B2 JPH0220177 B2 JP H0220177B2
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- Japan
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- signal
- output
- nand gate
- input
- signals
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- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 claims description 12
- 239000013256 coordination polymer Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ｉビツトのデイジタル信号を2i-1
の分解能のアナログ量に変換するDA変換回路に
関する。
の分解能のアナログ量に変換するDA変換回路に
関する。
デイジタル信号をアナログ量に変換するDA変
換回路は多方面にわたつて使用されている。とこ
ろで、従来のDA変換回路は、その回路方式によ
つて、重み抵抗型、重み定電流型、ラダー抵抗
型、ラダー抵抗を使つた重み定電流型等のものに
分類されているが、これらはいずれも抵抗やスイ
ツチング用トランジスタ等の線型素子を用いてい
るため、製造時においてこれら線型素子間に発生
する特性の不一致により変換精度が低くなるとい
う欠点がある。
換回路は多方面にわたつて使用されている。とこ
ろで、従来のDA変換回路は、その回路方式によ
つて、重み抵抗型、重み定電流型、ラダー抵抗
型、ラダー抵抗を使つた重み定電流型等のものに
分類されているが、これらはいずれも抵抗やスイ
ツチング用トランジスタ等の線型素子を用いてい
るため、製造時においてこれら線型素子間に発生
する特性の不一致により変換精度が低くなるとい
う欠点がある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は高い変換精度を得るこ
とができるDA変換回路を提供することにある。
たものであり、その目的は高い変換精度を得るこ
とができるDA変換回路を提供することにある。
上記目的を達成するためこの発明にあつては、
2nの重みを持つようにパルス幅が順次設定された
ｍ通りのパルス信号を発生させ、１つのビツトの
デイジタル信号とこれに対応した上記パルス信号
とを比較して両信号の一致出力および不一致出力
信号を求め、各ビツトの一致出力および不一致出
力信号から、上記パルス信号のうち最も大きな重
みを持つパルス信号の１周期の期間内に、複数ビ
ツトの各デイジタル信号に対応した期間だけ一方
レベルに設定される信号を形成し、この信号を平
滑化して直流アナログ電圧を得るようにしたDA
変換回路が提供されている。
2nの重みを持つようにパルス幅が順次設定された
ｍ通りのパルス信号を発生させ、１つのビツトの
デイジタル信号とこれに対応した上記パルス信号
とを比較して両信号の一致出力および不一致出力
信号を求め、各ビツトの一致出力および不一致出
力信号から、上記パルス信号のうち最も大きな重
みを持つパルス信号の１周期の期間内に、複数ビ
ツトの各デイジタル信号に対応した期間だけ一方
レベルに設定される信号を形成し、この信号を平
滑化して直流アナログ電圧を得るようにしたDA
変換回路が提供されている。
以下図面を参照してこの発明の一実施例を説明
する。第１図はこの発明を４ビツト入力のDA変
換回路に実施した場合の構成を示す回路図であ
る。図において４ビツトのデイジタル信号D1〜
D4（ただしD1はLSB、D4はMSB）は入力端子１
１1〜１１4に与えられる。また１２1〜１２4はそ
れぞれクロツク入力端CKに与えられる信号を２
分周するＴ型フリツプフロツプであり、前段のＱ
出力信号が後段のクロツク入力信号となるように
多段縦続接続されている。そしてこのうち初段の
Ｔ型フリツプフロツプ１２1のクロツク入力端に
は一定周期のクロツクパルスCPが与えられる。
する。第１図はこの発明を４ビツト入力のDA変
換回路に実施した場合の構成を示す回路図であ
る。図において４ビツトのデイジタル信号D1〜
D4（ただしD1はLSB、D4はMSB）は入力端子１
１1〜１１4に与えられる。また１２1〜１２4はそ
れぞれクロツク入力端CKに与えられる信号を２
分周するＴ型フリツプフロツプであり、前段のＱ
出力信号が後段のクロツク入力信号となるように
多段縦続接続されている。そしてこのうち初段の
Ｔ型フリツプフロツプ１２1のクロツク入力端に
は一定周期のクロツクパルスCPが与えられる。
また１３1〜１３4は、デイジタル信号D1〜D4
それぞれ上記４つのＴ型フリツプフロツプ１２1
〜１２4の出力信号1〜4それぞれとを比較
する各１ビツトの比較回路である。上記１ビツト
分の比較回路１３4は、図示するように、１ビツ
トのデイジタル信号D4とこれに対応したＴ型フ
リツプフロツプ１２4の出力信号4とが入力さ
れるNANDゲート２１、このNANDゲート２１
の出力信号と上記Ｔ型フリツプフロツプ１２4の
Ｑ出力信号4とが入力されるNANDゲート２２、
上記NANDゲート２１の出力信号とと上記１ビ
ツトのデイジタル信号D4とが入力されるNAND
ゲート２３、上記NANDゲート２２，２３の出
力信号が供給されるNANDゲート２４、上記
NANDゲート２４，２３それぞれの出力信号が
供給されるインバータ２５，２６から構成されて
おり、残りの比較回路１３1〜１３3もそれぞれこ
れと同様に構成されている。上記各比較回路にお
いて、一方のインバータ２５の出力信号は、入
力されるデイジタル信号ＤとＴ型フリツプフロツ
プ１２からの出力信号のレベルが一致したと
きのみ高レベルに設定され、両信号の一致出力信
号となつており、他方のインバータ２６の出力信
号は、信号Ｄが高レベラから信号が低レベル
に設定されるときのみに高レベルに設定され、信
号Ｄが信号よりも大きいことを示す一致出力信
号となつている。
それぞれ上記４つのＴ型フリツプフロツプ１２1
〜１２4の出力信号1〜4それぞれとを比較
する各１ビツトの比較回路である。上記１ビツト
分の比較回路１３4は、図示するように、１ビツ
トのデイジタル信号D4とこれに対応したＴ型フ
リツプフロツプ１２4の出力信号4とが入力さ
れるNANDゲート２１、このNANDゲート２１
の出力信号と上記Ｔ型フリツプフロツプ１２4の
Ｑ出力信号4とが入力されるNANDゲート２２、
上記NANDゲート２１の出力信号とと上記１ビ
ツトのデイジタル信号D4とが入力されるNAND
ゲート２３、上記NANDゲート２２，２３の出
力信号が供給されるNANDゲート２４、上記
NANDゲート２４，２３それぞれの出力信号が
供給されるインバータ２５，２６から構成されて
おり、残りの比較回路１３1〜１３3もそれぞれこ
れと同様に構成されている。上記各比較回路にお
いて、一方のインバータ２５の出力信号は、入
力されるデイジタル信号ＤとＴ型フリツプフロツ
プ１２からの出力信号のレベルが一致したと
きのみ高レベルに設定され、両信号の一致出力信
号となつており、他方のインバータ２６の出力信
号は、信号Ｄが高レベラから信号が低レベル
に設定されるときのみに高レベルに設定され、信
号Ｄが信号よりも大きいことを示す一致出力信
号となつている。
さらに第１図において、１４は上記比較回路１
３1〜１３4から出力される一致出力信号および
不一致出力信号から、前記デイジタル信号D1
〜D4に対応してパルス幅変調された信号を得る
信号設定回路である。この信号設定回路１４は、
上記比較回路１３1から出力される不一致出力信
号およびこの比較回路１３1よりも上何ビツト
の３つの比較回路１３2〜１３4から出力される一
致出力信号が入力される４入力のNANDゲー
ト３１と、比較回路１３2から出力される不一致
出力信号およびこの比較回路１３2よりも上位
ビツトの２つの比較回路１３3，１３4から出力さ
れる一致出力信号が入力される３入力の
NANDゲート３２と、比較回路１３3から出力さ
れる不一致出力信号およびこの比較回路１３3
よりも上位ビツトの比較回路１３4から出力され
る一致出力信号が入力される２入力のNAND
ゲート３３と、比較回路１３4から出力される不
一致出力信号が入力される１入力のNANDゲ
ート（実質的にはインバータ）３４と、上記
NANDゲート３１〜３４の出力信号が並列的に
入力される４入力のNANDゲート３５とで構成
されている。そして上記NANDゲート３５から
パルス幅変調された信号が出力される。
３1〜１３4から出力される一致出力信号および
不一致出力信号から、前記デイジタル信号D1
〜D4に対応してパルス幅変調された信号を得る
信号設定回路である。この信号設定回路１４は、
上記比較回路１３1から出力される不一致出力信
号およびこの比較回路１３1よりも上何ビツト
の３つの比較回路１３2〜１３4から出力される一
致出力信号が入力される４入力のNANDゲー
ト３１と、比較回路１３2から出力される不一致
出力信号およびこの比較回路１３2よりも上位
ビツトの２つの比較回路１３3，１３4から出力さ
れる一致出力信号が入力される３入力の
NANDゲート３２と、比較回路１３3から出力さ
れる不一致出力信号およびこの比較回路１３3
よりも上位ビツトの比較回路１３4から出力され
る一致出力信号が入力される２入力のNAND
ゲート３３と、比較回路１３4から出力される不
一致出力信号が入力される１入力のNANDゲ
ート（実質的にはインバータ）３４と、上記
NANDゲート３１〜３４の出力信号が並列的に
入力される４入力のNANDゲート３５とで構成
されている。そして上記NANDゲート３５から
パルス幅変調された信号が出力される。
上記信号は抵抗４１およびコンデンサ４２か
らなるローパスフイルタ回路１５に供給されてこ
こで平静されて直流アナログ電圧Vputに変換さ
れ、この電圧Vputは出力端子１６から出力され
る。
らなるローパスフイルタ回路１５に供給されてこ
こで平静されて直流アナログ電圧Vputに変換さ
れ、この電圧Vputは出力端子１６から出力され
る。
次に上記のように構成された回路の動作を第２
図および第３図のタイミングチヤートを用いて説
明する。まず、入力デイジタル信号D1〜D4がす
べて高レベルに設定されている場合を説明する。
デイジタル信号D1〜D4が入力される前に、予め
初段のＴ型フリツプフロツプ１２1にはクロツク
パルスCPが順次与えられている。各フリツプフ
ロツプ１２1〜１２4はこのクロツクパルスCPを
順次２分周するので、その出力信号1〜4の
パルス幅は第２図に示すように順次20、21、22、
23の重みを持つたものにされている。一方、各比
較回路１３1〜１３4は、D1〜D4の各デイジタル
信号と上記出力信号1〜4とをそれぞれ比較
する。いま、最上位ビツトの比較回路１３4では、
デイジタル信号D4が高レベルにされているので、
NANDゲート２１の出力信号は第２図に示す
ように信号4と逆位相の信号となつている。
NANDゲート２２には上記信号と信号4とが
入力されており、この両入力信号は互いに逆位相
関係にあるので、このNANDゲート２２の出力
信号は第２図に示すように常時高レベルとな
る。一方、NANDゲート２３には上記信号と
信号D4とが入力されているので、その出力信号
は第２図に示すように信号4と同位相の信号
となる。また、NANDゲート２４には上記信号
、が入力されているので、その出力信号は
第２図に示すように信号とは逆位相の信号とな
る。そしてこの比較回路１３4における一致出力
信号は上記信号をインバータ２５によつて反
転したものであり、不一致出力信号は上記信号
をインバータ２６によつて反転したものである
ので、この両信号、は第２図に示すようにそ
れぞれ信号、と逆位相の信号となる。ここ
で、信号はデイジタル信号D4とＴ型フリツプ
フロツプ１２4の出力信号4とが共に高レベル
となつている期間のみに高レベルにされている。
また、信号は信号4が低レベルでありかつ信
号D4が高レベルである期間のみに高レベルにさ
れ、信号は信号D4と4との一致出力信号とな
つており、信号は同じく不一致出力信号となつ
ている。
図および第３図のタイミングチヤートを用いて説
明する。まず、入力デイジタル信号D1〜D4がす
べて高レベルに設定されている場合を説明する。
デイジタル信号D1〜D4が入力される前に、予め
初段のＴ型フリツプフロツプ１２1にはクロツク
パルスCPが順次与えられている。各フリツプフ
ロツプ１２1〜１２4はこのクロツクパルスCPを
順次２分周するので、その出力信号1〜4の
パルス幅は第２図に示すように順次20、21、22、
23の重みを持つたものにされている。一方、各比
較回路１３1〜１３4は、D1〜D4の各デイジタル
信号と上記出力信号1〜4とをそれぞれ比較
する。いま、最上位ビツトの比較回路１３4では、
デイジタル信号D4が高レベルにされているので、
NANDゲート２１の出力信号は第２図に示す
ように信号4と逆位相の信号となつている。
NANDゲート２２には上記信号と信号4とが
入力されており、この両入力信号は互いに逆位相
関係にあるので、このNANDゲート２２の出力
信号は第２図に示すように常時高レベルとな
る。一方、NANDゲート２３には上記信号と
信号D4とが入力されているので、その出力信号
は第２図に示すように信号4と同位相の信号
となる。また、NANDゲート２４には上記信号
、が入力されているので、その出力信号は
第２図に示すように信号とは逆位相の信号とな
る。そしてこの比較回路１３4における一致出力
信号は上記信号をインバータ２５によつて反
転したものであり、不一致出力信号は上記信号
をインバータ２６によつて反転したものである
ので、この両信号、は第２図に示すようにそ
れぞれ信号、と逆位相の信号となる。ここ
で、信号はデイジタル信号D4とＴ型フリツプ
フロツプ１２4の出力信号4とが共に高レベル
となつている期間のみに高レベルにされている。
また、信号は信号4が低レベルでありかつ信
号D4が高レベルである期間のみに高レベルにさ
れ、信号は信号D4と4との一致出力信号とな
つており、信号は同じく不一致出力信号となつ
ている。
他の入力デイジタル信号D1〜D3も高レベルに
されているので、上記比較回路１３4の場合と同
様に各比較回路１３1〜１３3では、信号は信号
D1、D2、D3それぞれと信号1、2、3それぞ
れとが共に高レベルとなつている期間のみに高レ
ベルにされ、信号は信号1、2、3が低レ
ベルでありかつ信号D1、D2、D3が高レベルであ
る期間のみに高レベルにされる。すなわち、この
場合、各比較回路１３1〜１３4から出力される一
致出力信号−１〜−４および不一致出力信号
−１〜−４は第３図に示すように変化する。
されているので、上記比較回路１３4の場合と同
様に各比較回路１３1〜１３3では、信号は信号
D1、D2、D3それぞれと信号1、2、3それぞ
れとが共に高レベルとなつている期間のみに高レ
ベルにされ、信号は信号1、2、3が低レ
ベルでありかつ信号D1、D2、D3が高レベルであ
る期間のみに高レベルにされる。すなわち、この
場合、各比較回路１３1〜１３4から出力される一
致出力信号−１〜−４および不一致出力信号
−１〜−４は第３図に示すように変化する。
信号設定回路１４内のNANDゲート３１には、
第３図中の信号−１、−２、−３、−４
が入力されているので、このNANDゲート３１
の出力信号は第３図に示すように４つの入力信
号が共に高レベルにされている期間のみに低レベ
ルにされる。同じく信号設定回路１４内の
NANDゲート３２には第３図中の信号−２、
−３、−４が入力されているので、この
NANDゲート３２の出力信号は第３図に示す
ように３つの入力信号が共に高レベルにされてい
る期間のみに低レベルにされる。さらにNAND
ゲート３３には、第３図中の信号−３、−４
が入力されているので、このNANDゲート３３
の出力信号は第３図に示すように２つの入力信
号が共に高レベルにされている期間にのみ低レベ
ルにされる。またNANDゲート３４には第３図
中の信号−４のみが入力されているので、この
NANDゲート３４の出力信号は第３図に示す
ようにこの信号−４が高レベルにされている期
間に低レベルにされる。信号設定回路１４内の
NANDゲート３５は上記NANDゲート３１〜３
４の出力信号〜が並例的に入力されているの
で、その出力信号は第３図に示すように、信号
Ｑ4の１周期Ｔの期間のうち、信号が最後に高
レベルとなる期間を除いて高レベルに設定され
る。すなわち、デイジタル信号D1〜D4がすべて
高レベルにされている場合、上記信号が１周期
Ｔの期間で高レベルにされている期間が長も長く
なり、ローパスフイツタ回路１５で変換され、出
力端子１６から出力される直流アナログ電圧Vput
は最も大きな値となる。
第３図中の信号−１、−２、−３、−４
が入力されているので、このNANDゲート３１
の出力信号は第３図に示すように４つの入力信
号が共に高レベルにされている期間のみに低レベ
ルにされる。同じく信号設定回路１４内の
NANDゲート３２には第３図中の信号−２、
−３、−４が入力されているので、この
NANDゲート３２の出力信号は第３図に示す
ように３つの入力信号が共に高レベルにされてい
る期間のみに低レベルにされる。さらにNAND
ゲート３３には、第３図中の信号−３、−４
が入力されているので、このNANDゲート３３
の出力信号は第３図に示すように２つの入力信
号が共に高レベルにされている期間にのみ低レベ
ルにされる。またNANDゲート３４には第３図
中の信号−４のみが入力されているので、この
NANDゲート３４の出力信号は第３図に示す
ようにこの信号−４が高レベルにされている期
間に低レベルにされる。信号設定回路１４内の
NANDゲート３５は上記NANDゲート３１〜３
４の出力信号〜が並例的に入力されているの
で、その出力信号は第３図に示すように、信号
Ｑ4の１周期Ｔの期間のうち、信号が最後に高
レベルとなる期間を除いて高レベルに設定され
る。すなわち、デイジタル信号D1〜D4がすべて
高レベルにされている場合、上記信号が１周期
Ｔの期間で高レベルにされている期間が長も長く
なり、ローパスフイツタ回路１５で変換され、出
力端子１６から出力される直流アナログ電圧Vput
は最も大きな値となる。
一方、入力デイジタル信号D1のみが低レベル
に、残りのD2〜D4が高レベルに設定されている
場合、比較回路１３1からの一致出力信号は信
号D1と1とが共に低レベルとなつている期間の
みに高レベルにされ、不一致出力信号は常時低
レベルにされる。このとき、信号設定回路１４内
のNANDゲート３１の出力信号は常時低レベ
ルにされるので、このときの信号設定回路１４か
ら出力信号は第３図中の′に示すように、第
３図中の信号よりもパルス信号1のパルス幅
だけその高レベル期間が取り除かれたものとな
る。このとき、出力端子１６から出力される直流
アナログ電圧Vputは、デイジタル信号D1〜D4が
すべて高レベルに設定されている場合よりもわず
かに小さな値となる。これと同様にしてデイジタ
ル信号D2のみが低レベルに設定される場合には、
第３図においてに相当する位置でパルス信号
２のバルス幅だけ信号の高レベル期間が取り除
かれ、デイジタル信号D3のみが低レベルに設定
される場合には、第３図において信号に相当す
る位置でパルス信号3のパルス幅だけ信号の
高レベルが期間が取り除かれ、さらにデイジタル
信号D4のみが高レベルに設定される場合には、
第３図においてに相当する位置でパルス信号
４のパルス幅だけ信号の高レベル期間が取り除
かれる。このようにデイジタル信号D1〜D4に比
例して、信号4の１周期Ｔの期間内で信号が
高レベルとなる期間の長さは24通りに変化し、こ
れに対応して出力される直流アナログ電圧Vputの
値も０を含めて24通りに変化する。
に、残りのD2〜D4が高レベルに設定されている
場合、比較回路１３1からの一致出力信号は信
号D1と1とが共に低レベルとなつている期間の
みに高レベルにされ、不一致出力信号は常時低
レベルにされる。このとき、信号設定回路１４内
のNANDゲート３１の出力信号は常時低レベ
ルにされるので、このときの信号設定回路１４か
ら出力信号は第３図中の′に示すように、第
３図中の信号よりもパルス信号1のパルス幅
だけその高レベル期間が取り除かれたものとな
る。このとき、出力端子１６から出力される直流
アナログ電圧Vputは、デイジタル信号D1〜D4が
すべて高レベルに設定されている場合よりもわず
かに小さな値となる。これと同様にしてデイジタ
ル信号D2のみが低レベルに設定される場合には、
第３図においてに相当する位置でパルス信号
２のバルス幅だけ信号の高レベル期間が取り除
かれ、デイジタル信号D3のみが低レベルに設定
される場合には、第３図において信号に相当す
る位置でパルス信号3のパルス幅だけ信号の
高レベルが期間が取り除かれ、さらにデイジタル
信号D4のみが高レベルに設定される場合には、
第３図においてに相当する位置でパルス信号
４のパルス幅だけ信号の高レベル期間が取り除
かれる。このようにデイジタル信号D1〜D4に比
例して、信号4の１周期Ｔの期間内で信号が
高レベルとなる期間の長さは24通りに変化し、こ
れに対応して出力される直流アナログ電圧Vputの
値も０を含めて24通りに変化する。
すなわち、この実施例回路では信号設定回路１
４においてデイジタル信号D1〜D4で４つのパル
ス信号1〜4をパルス変調し、この変調された
信号を平滑化して直流アナログ電圧Vputを得るよ
うにしたものである。このようにすべてのデイジ
タル処理によつて直流アナログ電圧を得るように
している。従来のように線型素子を用いた場合の
ように素子間に発生する特性の不一致による変換
精度の低下は実質上発生せず、極めて高い精度を
得ることができる。しかも比較回路１３1〜１３4
および信号設定回路１４はすべてゲートを用いて
構成しており、フリツプフロツプなどを使用する
場合に比べて素子数を大幅に少なくすることがで
きる上に誤動作が発生する確率も低くすることが
できる。
４においてデイジタル信号D1〜D4で４つのパル
ス信号1〜4をパルス変調し、この変調された
信号を平滑化して直流アナログ電圧Vputを得るよ
うにしたものである。このようにすべてのデイジ
タル処理によつて直流アナログ電圧を得るように
している。従来のように線型素子を用いた場合の
ように素子間に発生する特性の不一致による変換
精度の低下は実質上発生せず、極めて高い精度を
得ることができる。しかも比較回路１３1〜１３4
および信号設定回路１４はすべてゲートを用いて
構成しており、フリツプフロツプなどを使用する
場合に比べて素子数を大幅に少なくすることがで
きる上に誤動作が発生する確率も低くすることが
できる。
なお、この発明は上記した実施例に限定される
ものではなく種々の変形が可能であることはいう
までもない。たとえば上記実施例では、比較回路
１３の出力信号は、信号Ｄが高レベルで信号
が低レベルに設定されるときに高レベル、にさ
れ、直流アナログ電圧Vputの値はデイジタル信号
D1〜D4に比例する場合について説明したが、こ
れは１つの比較回路を第４図で例示すように構成
することによつて、デイジタル信号D1〜D4に反
比例した値を持つ直流アナログ電圧Vputを出力さ
せることもできる。
ものではなく種々の変形が可能であることはいう
までもない。たとえば上記実施例では、比較回路
１３の出力信号は、信号Ｄが高レベルで信号
が低レベルに設定されるときに高レベル、にさ
れ、直流アナログ電圧Vputの値はデイジタル信号
D1〜D4に比例する場合について説明したが、こ
れは１つの比較回路を第４図で例示すように構成
することによつて、デイジタル信号D1〜D4に反
比例した値を持つ直流アナログ電圧Vputを出力さ
せることもできる。
以上説明したようにこの発明によれば、高い変
換製度を得ることができるDA変換回路を提供す
ることができる。
換製度を得ることができるDA変換回路を提供す
ることができる。
第１図はこの発明の一実施例の構成を示す回路
図、第２図および第３図はそれぞれ第１図回路の
タイミングチヤート、第４図はこの発明の変形例
の構成を示す回路図である。 １１……入力端子、１２……Ｔ型フリツプフロ
ツプ、１３……比較回路、１４……信号設定回
路、１５……ローパスフイルタ回路。
図、第２図および第３図はそれぞれ第１図回路の
タイミングチヤート、第４図はこの発明の変形例
の構成を示す回路図である。 １１……入力端子、１２……Ｔ型フリツプフロ
ツプ、１３……比較回路、１４……信号設定回
路、１５……ローパスフイルタ回路。
Claims (1)
- 【特許請求の範囲】 １ 複数ビツトのデイジタル信号が与えられる複
数の入力端子と、 2n（ｎ＝０、１、２……）の重みを持つように
パルス幅が順次設定されたｍ通り（ｍ＝１、２、
３……）のパルス信号を出力するパルス信号出力
手段と、 上記入力端子に夫々与えられる各々のデイジタ
ル信号とこれに対応した上記パルス信号とを各々
比較して両信号の一致出力および不一致出力信号
を夫々得る複数の比較手段と、 上記複数の比較手段から一致出力および不一致
出力信号が供給され、上記パルス信号のうち最も
大きな重みを持つパルス信号の１周期の期間内
に、上記複数ビツトのデジタル信号に対応した期
間だけ一方レベルに設定される信号を出力する信
号設定手段と、 上記信号設定手段から出力される信号に応じた
直流アナログ電圧を出力するアナログ電圧出力手
段とを具備し、 上記複数の比較手段のそれぞれが上記デイジタ
ル信号とこれに対応した上記パルス信号とが入力
される第１のNANDゲートと、 上記第１のNANDゲートの出力と上記パルス
信号とが入力される第２のNANDゲートと、 上記第１のNANDゲートの出力と上記デイジ
タル信号とが入力される第３のNANDゲートと、 上記第２及び第３のNANDゲートの出力が入
力される第４のNANDゲートと、 上記第４のNANDゲートの出力を反転して前
記一致出力信号を得る第１のインバータと、 上記第３のNANDゲートの出力を反転して前
記不一致出力信号を得る第２のインバータとから
なり、 上記信号設定手段が上記比較手段の数だけ設け
られ、対応する比較手段で得られる不一致出力信
号とこれよりも上位ビツトの全ての比較手段で得
られる一致出力信号とが入力される複数の第５の
NANDゲートと、 上記複数の第５のNANDゲートの各出力が入
力される第６のNANDゲートとから構成されて
なることを特徴とするDA変換回路。 ２ 前記アナログ電圧出力手段がローパスフイル
タ回路である特許請求の範囲第１項記載のDA変
換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2742184A JPS60171829A (ja) | 1984-02-16 | 1984-02-16 | Ｄａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2742184A JPS60171829A (ja) | 1984-02-16 | 1984-02-16 | Ｄａ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60171829A JPS60171829A (ja) | 1985-09-05 |
| JPH0220177B2 true JPH0220177B2 (ja) | 1990-05-08 |
Family
ID=12220632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2742184A Granted JPS60171829A (ja) | 1984-02-16 | 1984-02-16 | Ｄａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60171829A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53136951A (en) * | 1977-05-06 | 1978-11-29 | Mitsubishi Electric Corp | D-a converter |
| JPS57192127A (en) * | 1981-05-21 | 1982-11-26 | Hitachi Ltd | Logical circuit |
-
1984
- 1984-02-16 JP JP2742184A patent/JPS60171829A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53136951A (en) * | 1977-05-06 | 1978-11-29 | Mitsubishi Electric Corp | D-a converter |
| JPS57192127A (en) * | 1981-05-21 | 1982-11-26 | Hitachi Ltd | Logical circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60171829A (ja) | 1985-09-05 |
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