JPH06152426A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
- Publication number
- JPH06152426A JPH06152426A JP31777592A JP31777592A JPH06152426A JP H06152426 A JPH06152426 A JP H06152426A JP 31777592 A JP31777592 A JP 31777592A JP 31777592 A JP31777592 A JP 31777592A JP H06152426 A JPH06152426 A JP H06152426A
- Authority
- JP
- Japan
- Prior art keywords
- input
- gate
- pwm
- pulse
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】
【目的】 高速応答できるＰＷＭ方式のＤ／Ａ変換器を
提供する。 【構成】 バイナリアップカウンタ２、２入力ＡＮＤゲ
ート３、３入力ＡＮＤゲート４、４入力ＡＮＤゲート
５、５入力ＡＮＤゲート６、及び、４入力ＯＲゲート７
により、ＰＷＭの周期内において、ディジタル指令値ｎ
に相当する数のパルス列が、水晶発振器１の発生する基
準クロック信号に基づき、ランダムに選択され、ＰＷＭ
信号として出力される。このＰＷＭ信号は、アナログＬ
ＰＦ８によって平滑化され、アナログ信号として出力さ
れる。
提供する。 【構成】 バイナリアップカウンタ２、２入力ＡＮＤゲ
ート３、３入力ＡＮＤゲート４、４入力ＡＮＤゲート
５、５入力ＡＮＤゲート６、及び、４入力ＯＲゲート７
により、ＰＷＭの周期内において、ディジタル指令値ｎ
に相当する数のパルス列が、水晶発振器１の発生する基
準クロック信号に基づき、ランダムに選択され、ＰＷＭ
信号として出力される。このＰＷＭ信号は、アナログＬ
ＰＦ８によって平滑化され、アナログ信号として出力さ
れる。
Description
【０００１】
【産業上の利用分野】本発明は、Ｄ／Ａ変換器に係り、
特に、ディジタル指令値をパルス幅変調して得られるパ
ルス列を平滑化し、アナログ信号として出力するＤ／Ａ
変換器に関する。
特に、ディジタル指令値をパルス幅変調して得られるパ
ルス列を平滑化し、アナログ信号として出力するＤ／Ａ
変換器に関する。
【０００２】
【従来の技術】Ｄ／Ａ変換器には、精度、変換速度、コ
ストの面から様々な種類のものがある。低コストなＤ／
Ａ変換器を構成する場合や、主として論理回路で構成さ
れるゲートアレイなどの回路ブロックにＤ／Ａ変換器を
組み込む場合に、アナログ素子の精度が要求されないパ
ルス幅変調（以下、ＰＷＭと記す）方式のＤ／Ａ変換器
が採用される。
ストの面から様々な種類のものがある。低コストなＤ／
Ａ変換器を構成する場合や、主として論理回路で構成さ
れるゲートアレイなどの回路ブロックにＤ／Ａ変換器を
組み込む場合に、アナログ素子の精度が要求されないパ
ルス幅変調（以下、ＰＷＭと記す）方式のＤ／Ａ変換器
が採用される。
【０００３】従来のＰＷＭ方式のＤ／Ａ変換器のブロッ
ク図を図３に示す。図３（ａ）において、Ｄ／Ａ変換開
始指令が出力されると、フリップフロップ１１がセット
されると共に、カウンタ１２がリセットされる。カウン
タ１２はクロック信号発生部１３の発生するクロック信
号の入力に従ってカウントアップし、そのカウンタ値は
コンパレータ１４に入力される。このコンパレータ１４
には、Ｄ／Ａ変換のディジタル指令値ｎも入力されてお
り、このコンパレータ１４はカウンタ値と指令値とを比
較し、指令値がカウンタ値に等しくなると、一致信号を
出力してフリップフロップ１１をリセットする。フリッ
プフロップ１１は、図３（ｂ）に示すようなＰＷＭ信号
をアナログ・ローパスフィルタ（以下、ＬＰＦと記す）
１５に出力すると、ここでＰＷＭ信号が平滑化され、Ｐ
ＷＭ信号のデューティ比に比例したアナログ信号が出力
される。なお、ここでは、ディジタル指令値ｎ＝５で、
１６クロック（Ｎ＝１６）のＰＷＭ周期に対し、パルス
幅が５クロックのＰＷＭ信号が出力される場合を示して
いる。
ク図を図３に示す。図３（ａ）において、Ｄ／Ａ変換開
始指令が出力されると、フリップフロップ１１がセット
されると共に、カウンタ１２がリセットされる。カウン
タ１２はクロック信号発生部１３の発生するクロック信
号の入力に従ってカウントアップし、そのカウンタ値は
コンパレータ１４に入力される。このコンパレータ１４
には、Ｄ／Ａ変換のディジタル指令値ｎも入力されてお
り、このコンパレータ１４はカウンタ値と指令値とを比
較し、指令値がカウンタ値に等しくなると、一致信号を
出力してフリップフロップ１１をリセットする。フリッ
プフロップ１１は、図３（ｂ）に示すようなＰＷＭ信号
をアナログ・ローパスフィルタ（以下、ＬＰＦと記す）
１５に出力すると、ここでＰＷＭ信号が平滑化され、Ｐ
ＷＭ信号のデューティ比に比例したアナログ信号が出力
される。なお、ここでは、ディジタル指令値ｎ＝５で、
１６クロック（Ｎ＝１６）のＰＷＭ周期に対し、パルス
幅が５クロックのＰＷＭ信号が出力される場合を示して
いる。
【０００４】
【発明が解決しようとする課題】しかしながら、ＰＷＭ
信号のパルス列は変換周期（ＰＷＭの周期）に１つしか
現れないため、ＬＰＦでのＰＷＭ信号の平滑化に問題が
ある。特に、ディジタル指令値がフルスケールの１／２
近辺では、ＰＷＭ信号の１，０のレベルの区間がそれぞ
れＰＷＭ周期の１／２の間続いてパルス幅が長くなる。
そのため、そのパルス列を平滑化するためのＬＰＦの遮
断周波数を低く設定する必要があり、応答が遅くなると
いう欠点を有していた。本発明は、上述した問題点を解
決するものであり、高速応答できるＰＷＭ方式のＤ／Ａ
変換器を提供することを目的とする。
信号のパルス列は変換周期（ＰＷＭの周期）に１つしか
現れないため、ＬＰＦでのＰＷＭ信号の平滑化に問題が
ある。特に、ディジタル指令値がフルスケールの１／２
近辺では、ＰＷＭ信号の１，０のレベルの区間がそれぞ
れＰＷＭ周期の１／２の間続いてパルス幅が長くなる。
そのため、そのパルス列を平滑化するためのＬＰＦの遮
断周波数を低く設定する必要があり、応答が遅くなると
いう欠点を有していた。本発明は、上述した問題点を解
決するものであり、高速応答できるＰＷＭ方式のＤ／Ａ
変換器を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に本発明は、基準クロック信号を発生するクロック発生
手段と、前記基準クロック信号に基づき、ディジタル指
令値に比例したパルス数のパルス列を発生するパルス発
生手段と、前記パルス列を平滑化し、アナログ信号とし
て出力する平滑化手段とを備えたものである。
に本発明は、基準クロック信号を発生するクロック発生
手段と、前記基準クロック信号に基づき、ディジタル指
令値に比例したパルス数のパルス列を発生するパルス発
生手段と、前記パルス列を平滑化し、アナログ信号とし
て出力する平滑化手段とを備えたものである。
【０００６】
【作用】上記の構成によれば、クロック発生手段が発生
する基準クロック信号に基づき、パルス発生手段がディ
ジタル指令値に比例したパルス数のパルス列を発生し、
平滑化手段がそのパルス列を平滑化してアナログ信号と
して出力する。
する基準クロック信号に基づき、パルス発生手段がディ
ジタル指令値に比例したパルス数のパルス列を発生し、
平滑化手段がそのパルス列を平滑化してアナログ信号と
して出力する。
【０００７】
【実施例】以下、本発明を具体化した一実施例を図面を
参照して説明する。図１は本実施によるＤ／Ａ変換器の
ブロック図である。クロック発生手段である水晶発振器
１はパルス発生手段であるバイナリアップカウンタ２に
接続されており、水晶発振器１の発生するクロック信号
がバイナリアップカウンタ２に入力されるようになって
いる。バイナリアップカウンタ２は入力されるクロック
信号を２進数として計数するもので、カウンタ値は４桁
で表され、下の桁から順にＱA 、ＱB 、ＱC、ＱD とす
る。また、“−”は論理の否定を表すものとする。パル
ス発生手段はバイナリアップカウンタ２の他に、２入力
ＡＮＤゲート３、３入力ＡＮＤゲート４、４入力ＡＮＤ
ゲート５、５入力ＡＮＤゲート６、及び、４入力ＯＲゲ
ート７により構成されており、２入力ＡＮＤゲート３、
３入力ＡＮＤゲート４、４入力ＡＮＤゲート５、５入力
ＡＮＤゲート６のそれぞれから出力されるパルス列が４
入力ＯＲゲート７にて合成されるようになっている。
参照して説明する。図１は本実施によるＤ／Ａ変換器の
ブロック図である。クロック発生手段である水晶発振器
１はパルス発生手段であるバイナリアップカウンタ２に
接続されており、水晶発振器１の発生するクロック信号
がバイナリアップカウンタ２に入力されるようになって
いる。バイナリアップカウンタ２は入力されるクロック
信号を２進数として計数するもので、カウンタ値は４桁
で表され、下の桁から順にＱA 、ＱB 、ＱC、ＱD とす
る。また、“−”は論理の否定を表すものとする。パル
ス発生手段はバイナリアップカウンタ２の他に、２入力
ＡＮＤゲート３、３入力ＡＮＤゲート４、４入力ＡＮＤ
ゲート５、５入力ＡＮＤゲート６、及び、４入力ＯＲゲ
ート７により構成されており、２入力ＡＮＤゲート３、
３入力ＡＮＤゲート４、４入力ＡＮＤゲート５、５入力
ＡＮＤゲート６のそれぞれから出力されるパルス列が４
入力ＯＲゲート７にて合成されるようになっている。
【０００８】４入力ＯＲゲート７の出力端子は平滑化手
段であるアナログＬＰＦ８に接続されており、４入力Ｏ
Ｒゲート７のＰＷＭ信号がアナログＬＰＦ８で平滑化さ
れる。アナログＬＰＦ８はオペアンプ９、抵抗器１０、
コンデンサ１１により構成されており、ＰＷＭ信号のデ
ューティ比に比例したアナログ信号が出力されるように
なっている。なお、本実施例のＤ／Ａ変換器において
は、Ｄ／Ａ変換器のＰＷＭ周期をＮ＝１６、即ち、変換
速度を４ビットとする。ディジタル指令値ｎは４ビット
で表され、最上位ビットｎ3 は２3 、３ビット目ｎ2 は
２2 、２ビット目ｎ1 は２、最下位ビットｎ0 は１の大
きさにそれぞれ対応している。
段であるアナログＬＰＦ８に接続されており、４入力Ｏ
Ｒゲート７のＰＷＭ信号がアナログＬＰＦ８で平滑化さ
れる。アナログＬＰＦ８はオペアンプ９、抵抗器１０、
コンデンサ１１により構成されており、ＰＷＭ信号のデ
ューティ比に比例したアナログ信号が出力されるように
なっている。なお、本実施例のＤ／Ａ変換器において
は、Ｄ／Ａ変換器のＰＷＭ周期をＮ＝１６、即ち、変換
速度を４ビットとする。ディジタル指令値ｎは４ビット
で表され、最上位ビットｎ3 は２3 、３ビット目ｎ2 は
２2 、２ビット目ｎ1 は２、最下位ビットｎ0 は１の大
きさにそれぞれ対応している。
【０００９】このように構成されたＤ／Ａ変換器におけ
る動作について図１、図２を参照して説明する。Ｄ／Ａ
の変換開始指令が出されると、バイナリアップカウンタ
２はリセットされてカウンタ値が０に初期化される。そ
して、水晶発振器１の発生するクロック信号の入力に従
ってカウントアップする。図２に示すように、−ＱAは
ＰＷＭ周期の間に等間隔で８個のパルスを、ＱA ×−Ｑ
B は４個のパルスを、ＱA ×ＱB ×−ＱC は２個のパル
スを、ＱA ×ＱB ×ＱC ×−ＱD は１個のパルスをそれ
ぞれ重複しないように出力する。これらのパルス出力を
ディジタル指令値ｎの２進重みづけ値（ｎ3 が最上位ビ
ット、ｎ0 が最下位ビット）によって選択すれば所望の
ＰＷＭ信号が得られる。
る動作について図１、図２を参照して説明する。Ｄ／Ａ
の変換開始指令が出されると、バイナリアップカウンタ
２はリセットされてカウンタ値が０に初期化される。そ
して、水晶発振器１の発生するクロック信号の入力に従
ってカウントアップする。図２に示すように、−ＱAは
ＰＷＭ周期の間に等間隔で８個のパルスを、ＱA ×−Ｑ
B は４個のパルスを、ＱA ×ＱB ×−ＱC は２個のパル
スを、ＱA ×ＱB ×ＱC ×−ＱD は１個のパルスをそれ
ぞれ重複しないように出力する。これらのパルス出力を
ディジタル指令値ｎの２進重みづけ値（ｎ3 が最上位ビ
ット、ｎ0 が最下位ビット）によって選択すれば所望の
ＰＷＭ信号が得られる。
【００１０】Ｄ／Ａ変換のディジタル指令値ｎの各ビッ
トはそれぞれ、最上位ビットｎ3 は２入力ＡＮＤゲート
３に、３ビット目ｎ2 は３入力ＡＮＤゲート４、２ビッ
ト目ｎ1 は４入力ＡＮＤゲート５、最下位ビットｎ0 は
５入力ＡＮＤゲート６に入力される。２入力ＡＮＤゲー
ト３はｎ3 ＝１のとき、−ＱA を選択して出力する。３
入力ＡＮＤゲート４はｎ2 ＝１のとき、ＱA ×−ＱB を
選択して出力する。４入力ＡＮＤゲート５はｎ1 ＝１の
とき、ＱA ×ＱB ×−ＱC を選択して出力する。５入力
ＡＮＤゲート６はｎ0 ＝１のとき、ＱA ×ＱB ×ＱC ×
−ＱD を選択して出力する。４入力ＯＲゲート７は、２
入力ＡＮＤゲート３、３入力ＡＮＤゲート４、４入力Ａ
ＮＤゲート５、５入力ＡＮＤゲート６の出力するパルス
列を合成してＰＷＭ信号として出力する。
トはそれぞれ、最上位ビットｎ3 は２入力ＡＮＤゲート
３に、３ビット目ｎ2 は３入力ＡＮＤゲート４、２ビッ
ト目ｎ1 は４入力ＡＮＤゲート５、最下位ビットｎ0 は
５入力ＡＮＤゲート６に入力される。２入力ＡＮＤゲー
ト３はｎ3 ＝１のとき、−ＱA を選択して出力する。３
入力ＡＮＤゲート４はｎ2 ＝１のとき、ＱA ×−ＱB を
選択して出力する。４入力ＡＮＤゲート５はｎ1 ＝１の
とき、ＱA ×ＱB ×−ＱC を選択して出力する。５入力
ＡＮＤゲート６はｎ0 ＝１のとき、ＱA ×ＱB ×ＱC ×
−ＱD を選択して出力する。４入力ＯＲゲート７は、２
入力ＡＮＤゲート３、３入力ＡＮＤゲート４、４入力Ａ
ＮＤゲート５、５入力ＡＮＤゲート６の出力するパルス
列を合成してＰＷＭ信号として出力する。
【００１１】例えば、指令値ｎ＝５が指定された場合、
ｎ3 ＝０、ｎ2 ＝１、ｎ1 ＝０、ｎ0 ＝１なので、ＱA
×−ＱB （パルス数４）とＱA ×ＱB ×ＱC ×−ＱD
（パルス数１）を選択して合成し、ＰＷＭ信号は、図２
に示すように、１６クロックのＰＷＭ周期内でほぼラン
ダムに５個のパルスが分布することになる。このＰＷＭ
信号は、アナログＬＰＦ８によって平滑化され、アナロ
グ信号として出力される。
ｎ3 ＝０、ｎ2 ＝１、ｎ1 ＝０、ｎ0 ＝１なので、ＱA
×−ＱB （パルス数４）とＱA ×ＱB ×ＱC ×−ＱD
（パルス数１）を選択して合成し、ＰＷＭ信号は、図２
に示すように、１６クロックのＰＷＭ周期内でほぼラン
ダムに５個のパルスが分布することになる。このＰＷＭ
信号は、アナログＬＰＦ８によって平滑化され、アナロ
グ信号として出力される。
【００１２】このように、ＰＷＭの周期内において、デ
ィジタル指令値ｎに相当する数のパルス列が、水晶発振
器１の発生する基準クロック信号に基づき、ランダムに
選択され、ＰＷＭ信号として出力される。これにより、
従来のようにＰＷＭ信号のパルス列がＰＷＭの周期内に
１つしか現れず、そのパルス幅が長くなってしまうとい
ったことはなく（但し、ディジタル指令値ｎ＝１５の場
合、パルス列はＰＷＭの周期内に１つしか現れな
い。）、パルス列を平滑化するためのアナログＬＰＦ８
の遮断周波数を従来よりも高く設定することができ、応
答速度を速くすることができる。また、アナログＬＰＦ
８の遮断周波数の設定値を従来と同様にした場合は、ア
ナログＬＰＦ８の構造が簡単となり、トランジスタ、抵
抗器、及び、コンデンサにより構成することも、さらに
は、抵抗器、及び、コンデンサにより構成することも可
能となる。
ィジタル指令値ｎに相当する数のパルス列が、水晶発振
器１の発生する基準クロック信号に基づき、ランダムに
選択され、ＰＷＭ信号として出力される。これにより、
従来のようにＰＷＭ信号のパルス列がＰＷＭの周期内に
１つしか現れず、そのパルス幅が長くなってしまうとい
ったことはなく（但し、ディジタル指令値ｎ＝１５の場
合、パルス列はＰＷＭの周期内に１つしか現れな
い。）、パルス列を平滑化するためのアナログＬＰＦ８
の遮断周波数を従来よりも高く設定することができ、応
答速度を速くすることができる。また、アナログＬＰＦ
８の遮断周波数の設定値を従来と同様にした場合は、ア
ナログＬＰＦ８の構造が簡単となり、トランジスタ、抵
抗器、及び、コンデンサにより構成することも、さらに
は、抵抗器、及び、コンデンサにより構成することも可
能となる。
【００１３】
【発明の効果】以上のように本発明によれば、ＰＷＭ方
式でＤ／Ａ変換する場合であっても、ＰＷＭの周期内に
おいて、ディジタル指令値に比例したパルス数のパルス
列が、クロック発生手段の発生する基準クロック信号に
基づき、ランダムに選択され、ＰＷＭ信号として出力さ
れるため、パルス列を平滑化するためのアナログＬＰＦ
の遮断周波数を高く設定することができ、これにより応
答速度を速くすることができる。
式でＤ／Ａ変換する場合であっても、ＰＷＭの周期内に
おいて、ディジタル指令値に比例したパルス数のパルス
列が、クロック発生手段の発生する基準クロック信号に
基づき、ランダムに選択され、ＰＷＭ信号として出力さ
れるため、パルス列を平滑化するためのアナログＬＰＦ
の遮断周波数を高く設定することができ、これにより応
答速度を速くすることができる。
【図１】本発明の一実施例によるＤ／Ａ変換器の構成を
示すブロック図である。
示すブロック図である。
【図２】本実施例によるＤ／Ａ変換器の動作を説明する
ための説明図である。
ための説明図である。
【図３】従来のＤ／Ａ変換器の構成を示すブロック図で
ある。
ある。
１ 水晶発信器 ２ バイナリアップカウンタ ３ ２入力ＡＮＤゲート ４ ３入力ＡＮＤゲート ５ ４入力ＡＮＤゲート ６ ５入力ＡＮＤゲート ７ ４入力ＯＲゲート ８ アナログ・ＬＰＦ
Claims (1)
- 【請求項１】 基準クロック信号を発生するクロック発
生手段と、 前記基準クロック信号に基づき、ディジタル指令値に比
例したパルス数のパルス列を発生するパルス発生手段
と、 前記パルス列を平滑化し、アナログ信号として出力する
平滑化手段とを備えたことを特徴とするＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31777592A JPH06152426A (ja) | 1992-11-02 | 1992-11-02 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31777592A JPH06152426A (ja) | 1992-11-02 | 1992-11-02 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06152426A true JPH06152426A (ja) | 1994-05-31 |
Family
ID=18091916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31777592A Withdrawn JPH06152426A (ja) | 1992-11-02 | 1992-11-02 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06152426A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462692B1 (en) | 1998-01-27 | 2002-10-08 | Matsushita Electric Industrial Co., Ltd. | Digital-to-analog converter and digital-to-analog converting method |
-
1992
- 1992-11-02 JP JP31777592A patent/JPH06152426A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462692B1 (en) | 1998-01-27 | 2002-10-08 | Matsushita Electric Industrial Co., Ltd. | Digital-to-analog converter and digital-to-analog converting method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |