JPH02165727A - 逐次比較型ａ／ｄコンバータ及びそれを備えたマイクロコンピユータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、逐次比較型Ａ／Ｄコンバータに関し、特に所
定ビット分解能をユーザーオプションによって任意に切
換可能な逐次比較型Ａ／Ｄコンバータに関し、更に該逐
次比較型Ａ／Ｄコンバータヲ備えたマイクロコンピュー
タに関するものである。

（ロ）従来の技術 一般に、逐次比較型Ａ／Ｄコンバータには、Ａ／Ｄ変換
すべきアナログ信号と比較される他のアナログ信号を出
力するＤ／Ａコンバータが内蔵されている。即ち該Ｄ／
Ａコンバータは、ｎ（ｎ：自然数）ビット、つまり２１
種類のデジタル選択データに対応すべく、直列接続され
ると共に両端に基準電圧Ｖｄｄが印加された２″本のラ
ダー抵抗と、これ等２１本のラダー抵抗の任意の接続点
における所定電圧を選択出力する為のデコーダを有して
いる。こうした構成のＤ／Ａコンバータにおいて、ｎビ
ットのデジタル選択データがデコーダに印加されると、
該デジタル選択データに基づいて、２１本のラダー抵抗
の任意の接続点における所定電圧がデコーダから選択出
力される訳であるが、ここで前記デジタル選択データが
どの様なデータとしてデコーダに印加されるかについて
説明する。

まず該デジタル選択データは２１本のラダー抵抗を２分
割した接続点電位Ｖｄｄ／２を選択するデータとしてデ
コーダに印加され、この時この接続点において得られた
アナログ信号Ｖｄｄ／２とＡ／Ｄ変換すべきアナログ信
号のレベル差をコンパレータによって比較する。その後
、コンパレータの比較結果に基づいて、Ａ／Ｄ変換すべ
きアナログ信号のレベルがデコーダから出力されるアナ
ログ信号レベルＶｄｄ／２よりも大なる場合、電圧Ｖｄ
ｄ／２以上を与える２″−１本のラダー抵抗を２分割し
た接続点電位３Ｖｄｄ／４を選択するデータとしてデジ
タル選択データはデコーダに印加され、この時この接続
点において得られたアナログ信号３Ｖｄｄ／４とＡ／Ｄ
変換すべきアナログ信号のレベル差がコンパレータによ
って比較される。また反対に、Ａ／Ｄ変換すべきアナロ
グ信号のレベルがデコーダから出力されるアナログ信号
レベルＶｄｄ／２よりも小なる場合、電圧Ｖｄｄ／２以
下を与える２Ｄ−８本のラダー抵抗を２分割した接続点
電位Ｖｄｄ／４を選択するデータとしてデジタル選択デ
ータはデコーダに印加され、同様にこの接続点において
得られたアナログ信号Ｖｄｄ／４とＡ／Ｄ変換すべきア
ナログ信号のレベル差がコンパレータによって比較され
る。つまり上述した動作を繰り返す様なデータとして前
記デジタル選択データは発生するのである。詳しくは、
ｎビットのデジタル選択データならば、ｎ種類のデジタ
ル選択データが発生することになり、Ａ／Ｄ変換すべき
アナログ信号がｎ種類のアナログ信号（デコーダ出力）
と逐次ｎ回比較されることになるのである。即ちこの逐
次比較型Ａ／Ｄコンバータは、固定のｎビット分解能を
持っているのである。

こうしてフンパレータから得られた「１」又は「ＯＪの
ｎ個の比較結果は、ｎビットのシフトレジスタの下位ビ
ットから上位ビットへ比較類に１ビツトづつシフトされ
る。これよりＡ／Ｄ変換用のサンプリング周期において
サンプリングされた、Ａ／Ｄ変換すべきアナログ信号は
、シフトレジスタに蓄積されているｎビットのデジタル
データに変換されたことになるのである。

上述から明らかな様に、こういった逐次比較型Ａ／Ｄコ
ンバータでは、内蔵されたＤ／Ａコンバータにおけるビ
ット分解能がｎビットと固定されており、何なるアナロ
グ信号もｎビット分解能でＡ／Ｄ変換されていた。

（ハ）発明が解決しようとする課題 しかしながら前記従来の技術の場合、逐次比較型Ａ／Ｄ
コンバータの分解能はｎビットに固定されてしまってい
る。そこでユーザーの希望によって分解能精度がｎビッ
ト未満で充分な場合であっても、即ちＡ／Ｉ）Ｒ換すべ
きアナログ信号をｎビット未満のデジタルデータに変換
するだけで充分な場合であっても、この逐次比較型Ａ／
Ｄコンバークは、目的のアナログ信号をｎビットのデジ
タルデータにまで変換してしまっていた。

従って、ｎビット分解能に固定された逐次比較型Ａ／Ｄ
コンバータを用いて、ｎビット未満のＡ／Ｄ変換データ
を得る場合、不要とされる分解能までＡ／Ｄ変換が行な
われることから、Ａ／Ｄ変換時間の無駄が生じてＡ／Ｄ
変換速度が遅くなり、更にシフトレジスタに蓄積されて
いる不要ビットのデジタルデータに対してもプログラム
処理を行なっていることから、不要なプログラムステッ
プがあることに起因して、必要とされるデジタルデータ
のプログラム処理を迅速に行なえなくなる等の問題点が
あった。

（ニ）課題を解決するための手段 本発明は、順次変化する所定ビットのデジタル選択デー
タ、及び所定の入力電圧が印加され、前記デジタル選択
データに対応する前記入力電圧の所定レベルを第１のア
ナログ信号として出力するＤ／Ａコンバータと、該Ｄ／
Ａコンバータから出力される第１のアナログ信号、及び
一定レベルの第２のアナログ信号が印加され、該第１及
び第２のアナログ信号をレベル比較するコンパレータと
、前記デジタル選択データに基づいて得られる前記コン
パレータの比較出力が順次蓄積される所定ビットのシフ
トレジスタとを備え、該シフトレジスタの蓄積内容を、
前記第２のアナログ信号に対応するデジタルデータとす
る逐次比較型Ａ／Ｄコンバータにおいて、 前記Ｄ／Ａコンバータへの前記デジタル選択データの印
加回数が設定される印加回数設定レジスタと、 前記逐次比較型Ａ／ＤコンバータによるＡ／Ｄ変換を行
なう為のＡ／Ｄ変換クロックをカウントするカウンタと
、 前記カウンタのカウント値に対応すると共に、前記フン
パレータの比較出力に対応したデジタル選択データを発
生し、該デジタル選択データを前記Ｄ／Ａコンバータに
印加させる選択データ発生回路と、 前記印加回数設定レジスタのレジスタ値及び前記カウン
タのカウント値との一致を検出する一致検出回路と、 該一致検出回路の一致検出出力によって、前記カウンタ
のカウント動作を禁止させるカウント制御回路と、 を備えたことによって、前記問題点を解決する。

（＊）作用 本発明は、マイクロコンピュータに内蔵される逐次比較
型Ａ／Ｄコンバータであり、従来に比して以下の如く有
効である。即ち前記（ニ）項記載の構成において、印加
回数設定レジスタには、逐次比較型Ａ／Ｄコンバータの
ビット分解能を示すデータが、ユーザーオプシ≧ンＬ；
よ唯て任意Ｌ；段設定きる様になっている。そこで逐次
比較型Ａ／ＤコンバータによるＡ／Ｄ変換を行なう為の
Δ／Ｄ変換クロックがカウンタによってカウントアツプ
されると、該カウンタのカウント値及び後述のコンパレ
ータの比較出力に対応したデジタル選択データが、選択
データ発生回路から発生してＤ／Ａコンバータに印加き
れ、即ち該デジタル選択データに対応する第１のアナロ
グ信号がＤ／Ａコンバータから出力される。この第１の
アナログ信号及びＡ／Ｄ変換すべき第２のアナログ信号
がコンパレータによってレベル比較され、該フンパレー
タから出力された「１．又は「０．の比較結果が、Ａ／
Ｄ変換クロックに同期してシフトレジスタの下位ビット
から上位ビットへ比較類に順次シフトされる。

ここでカウンタによるカウント値と印加回数設定レジス
タのレジスタ値は、一致検出回路によって両者の一致を
常に監視きれており、そこで両者の値が一致した場合、
即ちデジタル選択データの発生回数が印加回数設定レジ
スタのレジスタ値と一致した場合、該一致検出回路の一
致検出出力を受けるカウント制御回路によって、前記カ
ウンタのカウント動作は禁止きれ、これより、選択デー
タ発生回路から得られるデジタル選択データは、ユーザ
ーの希望するビット分解能に等しい回数までしか発生し
なくなる。

これより逐次比較型Ａ／Ｄコンバータの最大ビット分解
能を常に使用することなく、ユーザーオプションによっ
て設定される希望のビット分解能で、該逐次比較型Ａ／
Ｄコンバータを効率よく駆動することができる。

（へ）実施例 本発明の詳細を図示の実施例により具体的に説明する。

図面は本発明の逐次比較型Ａ／Ｄコンバータを示す回路
図であり、図面について符号及び構成を説明すると、−
点鎖線の（１）はＤ／Ａコンバータであり、該Ｄ／Ａコ
ンバータ（１）は２５６（＝２″）本のラダー抵抗（２
）及びデコーダ（３）より成る。ここで前記ラダー抵抗
（２）の両端に設けた電源端子（４）（５）には入力電
圧ＶＤＤが印加されており、また前記デコーダ（３）は
、後述の８ビツトのデジタル選択データに対応した、２
５６木の前記ラダー抵抗（２）の任意の接続点における
所定電位を第１のアナログ信号として出力する。（６）
はフンパレータであり、該コンパレータ（６）には、−
（反転入力）端子に前記デコーダ（３）から出力される
第１のアナログ信号が印加され、且つ＋（非反転入力）
端子には入力端子（７）を介してＡ／Ｄ変換すべき第２
のアナログ信号が印加される。そして該コンパレータ（
６）によって前記第１及び第２のアナログ信号がレベル
比較され、第１のアナログ信号〉第２のアナログ信号の
時、該コンパレータ（６）からは比較結果としてｌ□、
が出力され、また第１のアナログ信号〈第２のアナログ
信号の時、該コンパレータ（６）からは比較結果として
「１．が出力される様になっている。（８）は８ビツト
で構成されるシフトレジスタであり、該シフトレジスタ
（８）はＡＮＤゲート（９）を介したＡ／Ｄ変換クロり
クＣＬの立下りに同期してシフト動作を行ない、該シフ
トレジスタ（８）には、前記コンパレータ（６）からの
ｒｌ、又は「Ｏ」の比較出力が下位ビット（ＬＳＢ）か
ら上位ビット（ＭＳＢ）に向かって比較類に順次１ビツ
トづつシフトされて蓄積されることになる。ここで前記
ラダー抵抗（２）を２５６本設けた理由は、８ビツトの
デジタル選択データによって、入力電圧０〜Ｖｄｄ間を
２１分割した所定電位を任意に選択可能だからである。

更にシフトレジスタ（８）が８ビツトである理由は、８
ビツトのデジタル選択データに基づいて前記デコーダ（
３）から出力される第１のアナログ信号は最大８種類で
あり、即ち前記コンパレータ（６）によって前記第１及
び第２のアナログ信号が逐次比較される最大回数は８回
であり、この８回に対応する前記コンパレータ（６）か
らの最大８ビット分の比較結果を順次蓄積させておくた
めである。

尚、前記８ビツトのデジタル選択データがどの様なデー
タとして前記デコーダ（３）に印加されるかについては
、前記（ｎ）項の「従来の技術、で述べた内容と同様で
ある。即ち、まずデジタル選択データは、２５６本の前
記ラダー抵抗（２）を２分割した接続点電位Ｖｄｄ／２
を選択するデータ「１０００００００Ｊとして前記デコ
ーダ（３）に印加され、この時この接続点において得ら
れた第１のアナログ信号Ｖｄｄ／２とＡ／Ｄ変換すべき
第２のアナログ信号のレベル差を前記コンパレータ（６
）によって比較する。その後、前記コンパレータ（６）
の比較結果に基づいて、Ａ／Ｄ変換すべき第２のアナロ
グ信号のレベルが前記デコーダ（３）から出力される第
１のアナログ信号レベルＶｄｄ／２よりも大なる場合、
電圧Ｖｄｄ／２以上を与える１２８（−２５６／２）本
の前記ラダー抵抗（２）を２分割した接続点電位３Ｖｄ
ｄ／４を選択するデータｒｔｔｏｏｏｏｏｏ、としてデ
ジタル選択データは前記デコーダ（３）に印加され、こ
の時この接続点において得られた第１のアナログ信号Ｖ
ｄｄ／４とＡ／Ｄ変換すべき第２のアナログ信号３のレ
ベル差が前記フンパレータ（６）によって比較される。

また反対に、Ａ／Ｄ変換すべき第２のアナログ信号のレ
ベルが前記デコーダ（３）から出力される第１のアナロ
グ信号レベルＶｄｄ／２よりも小なる場合、電圧ｖｄｄ
／２以下を与える１２Ｂ（−２５６／２　）本の前記ラ
ダー抵抗（２）を２分割した接続点電位Ｖｄｄ／４を選
択するデータｒｏｉｏ。

ＱＯＯＯＪとしてデジタル選択データは前記デユーザ（
３）に印加され、同様にこの接続点において得られた第
１のアナログ信号Ｖｄｄ／４とＡ／Ｄ変換すべき第２の
アナログ信号のレベル差が前記コンパレータ（６）によ
って比較される。つまり上述した動作を繰り返す様なデ
ータとして前記デジタル選択データは発生するのである
。詳しくは、８ビツトのデジタル選択データならば、最
大８種類のデジタル選択データが発生することになり、
Ａ／Ｄ変換すべき第２のアナログ信号が最大８種類の第
１のアナログ信号と逐次比較されるのである（Ｒ大８ビ
ット分解能）。

（１０）は４ビツト構成の印加同数設定レジスタであり
、該印加回数設定レジスタ（１０）には、前記Ｄ／Ａコ
ンバータ（１）への前記デジタル選択データの印加回数
が、予めユーザーによってセットされる。　（１１）は
４ビツト構成のカウンタであり、該カウンタ（１１）は
、前記第２のアナログ信号のサンプリングパルスＳＰに
よってリセットされ、前記ＡＮＤゲート（９）の「１、
出力によってカウントアツプを行なう、　（１２）は選
択データ発生回路であり、該選択データ発生回路（１２
）は、前記コンパレータ（６）からの比較出力及び前記
カウンタ（１１〉からのカウント出力に基づいて、上述
した８ビツトのデジタル選択データを発生する。つまり
該選択データ発生回路（１２）は、該カウンタ（１１）
がインクリメントされてカウントアツプされる度に該コ
ンパド−タ（６）の比較出力を考慮し、上述の様にデジ
タル選択データを発生する。（１３）はＲＳフッツブフ
ロップ（カウント制御回路）であり、Ｒ（リセット）端
子には前記サンプリングパルスＳＰが印加される。つま
り該ＲＳブリップフロップ（１３）は、サンプリングパ
ルスＳＰによってリセットされると、Ｑ（反転出力）端
子から「１．を出力することから、その後該ＲＳフリッ
ププロップ（１３）のＳ（セット）端子に「１」のセッ
ト入力が印加跡れる迄、前記ＡＮＤゲート（９）は該Ｒ
Ｓフリッププロップ（１３）のＱ端子出力によって動作
状態となり、前記カウンタ（１１）が、前記ＡＮＤゲー
ト（９）を介したＡ／Ｄ変換変換クロックＣ型上りによ
ってカウントアツプを行なうのである。　（１４）は一
致検出回路であり、該一致検出回路（１４）は、前記カ
ウンタ（１１）のカウント値が前記印加回数設定レジス
タ（１０）のレジスタ値に一致する迄カウントアツプし
たか否かを検出し、一致検出が得られた時に該一致検出
回路〈１４）は「１」を出力する。

つまり、該一致検出回路（１４）によって一致検出出力
「１」が得られると、前記ＲＳフリップフロップ（１３
）は一致検出出力「１」によってセットされ、これより
該ＲＳフリップフロップ（１３）のｒ□、のＱ端子出力
によって前記ＡＮＤゲート（９）の動作が禁止され、従
って前記カウンタ（１１）は、その後のサンプリングパ
ルスＳＰが前記ＲＳフリップフロップ（１３）のＲ端子
に印加される迄、カウント動作が禁止されるのである。

以下、図面の動作について説明する。

図面番こおける逐次比較型Ａ／Ｄコンバータのビット分
解能は上述の如く８ビツトであるが、この逐次比較型Ａ
／Ｄコンバータを例えば４ビツト分解能として使用する
場合について説明する。

そこでまず、４ビツト分解能ということは、選択データ
発生回路（１２）からデコーダ（３）へのデジタル選択
データの印加回数を４回で済ませることから、印加回数
設定レジスタ（１０）に１０進法のｒ４」を示す２進法
の’０１００Ｊをセットしておく。モしてＡ／Ｄ変換す
べき第２のアナログ信号を一定周期でサンプリングする
為の「１」のサンプリングパルスＳＰが発生すると、カ
ウンタ（１１）はｒｏｏｏｏ」にリセットされ、一方、
該サンプリングパルスＳＰがＲＳフリップフロップ（１
３）のＲ端子に印加されると、ＡＮＤゲート（９）が「
１」のＱ端子出力によって動作し、カウンタ（１１）は
該ＡＮＤゲート（９）を介したＡ／Ｄ変換変換クロック
Ｃ型上りに同期してカウントアツプを行なう。

ここで選択データ発生回路（１２）は、カウンタ（１１
）の内容及びコンパレータ（６）出力に基づいて、該選
択データ発生回路（１２）の構成のところで説明した様
にデジタル選択データを発生する訳であるが、具体的に
は、カウンタ（１１）の内容が「０００１」の時、選択
データ発生回路（１２）からは、「１０００００００Ｊ
（ＶＤＤ／２）が発生する。その後カウンタ（１１）の
内容が’００１０．になった時、選択データ発生回路〈
１２）からは、’０１００００００Ｊ（ＶＤＤ／４）、
又ハ’　１１００００００　Ｊ　（３ＶＤＤ／　４　）
が発生する。その後カウンタ（１１）のカウント値が’
０Ｏ１１」になった時、選択データ発生回路（１２）か
らは、ｒｏｏｉｏｏｏ。

ＯＪ　（ＶＤＤ／　８　）、又は「０１１０００００」
（３Ｖ　ｏＤ／　８　）、又は’１０１０００００Ｊ（
５ｖ　ｏｎ／　ｓ　）、又は’１１１０００００」（７
Ｖｏ。

／８）が発生する。その後カウンタ（１１）のカウント
値が「０１００」になった時、選択データ発生回路（１
２）カラハ、’　０ＯＯ１００ＯＯＪ（ＶＤＤ／１６）
、又ハ’　００１１００００　Ｊ　（３ＶＤＤ／　１６
）、又は’０１０１００００Ｊ（５ＶＤＤ／１６）、又
４ｔ’０１１１００００」（７Ｖｏｎ／１６）、又は’
　１００１００００．（９Ｖｔｏ／１６）、又ハ’　１
０１１００００　Ｊ　（１１Ｖｉａ／　１６）、又は’
ｌｌＱ１００ＱＯＪ（１３Ｖ−６／１６）、又は「１１
１１００００」（１５ｖＤＤ／１６）の何れかが発生す
る。尚、カッコ内の電圧値は、夫々２５６本のラダー抵
抗（２）の所定の接続点に現れる電圧である。

そして選択データ発生回路（１２）から、カウンタ（１
Ｆ）の内容に基づくデジタル選択データが発生し、該デ
ジタル選択データがデコーダ（３）に印加されると、該
デジタル選択データに対応する、ラダー抵抗（２）の所
定の接続点における電圧が、第１のアナログ信号として
デコーダ（３）から発生する。そして第１のアナログ信
号に対する、Ａ／Ｄ変換すべき第２のアナログ信号のレ
ベル状態がコンパレータ（６）によって比較きれ、該コ
ンパレータ（６）から得られる「１」又はｒＯ」の比較
結果が、前記Ａ／Ｄ変換クロックＣＬの立下りに同期し
て、第１のシフトレジスタ（８）のＬＳＢからＭＳＢ側
へ１ビツトづつシフトきれて蓄積されるのである。

この動作の繰り返しによって、カウンタ（１１）が’ｏ
ｉｏｏ、までカウントアツプし、全体として選択データ
発生回路（１２）から４種類のデジタル選択データが発
生すると、４種類の第１のアナログ信号がデコーダ（３
）から発生し、これよりコンパレータ（６）からの４種
類の比較結果が、第２のアナログ信号を４ビツト分解能
でＡ／Ｄ変換したデジタルデータとして、Ａ／Ｄ変換ク
ロりクＣＬの立下りに同期して、第１のシフトレジスタ
（８）の下位４ビット分に蓄積される。

こうして上述の如くカウンタ（１１）のカウント値が’
０１００．になると、印加回数設定レジスタ（１０）の
レジスタ値及びカウンタ（１１）のカウント値が一致す
ることから、一致検出回路（１４）から「１」の一致検
出出力が得られ、該一致検出出力によってＲＳフリップ
フロップ（１３）はセットされ、これよりＡＮＤゲート
（９）は「０」のＱ端子出力によって動作禁止状態とな
る。この結果、カウンタ（１１）のカウント動作は禁止
され、即ち選択データ発生回路（１２）からのデジタル
選択データの発生は、その後のサンプリングパルスＳＰ
によってＲＳブリッププロップ（１３）が再度リセット
される迄、禁止されている。

以上より、逐次比較型Ａ／Ｄコンバータのビット分解能
を、最大ビット分解能の範囲内で、ユーザーオプション
によって希望のビット分解能に設定できることから、逐
次比較型Ａ／Ｄコンバータは、最大ビット分解能で常に
Ａ／Ｄ変換を行なうことなく、希望のビット分解能に応
じたＡ／Ｄ変換時間でＡ／Ｄ変換を行なえることになる
９、ゆえに最大ビット未満のＡ／Ｄ変換データを得たい
場合においても、Ａ／Ｄ変換時間の無駄がなくなり、Ａ
／Ｄ変換速度が速くなる。更にシフトレジスタ（８）に
必要データとしてプリセットされたデジタルデータのみ
に対して、後段でプログラム処理を行なえばよくなるこ
とから、プログラム処理を迅速に行なえることになる。

（ト）発明の舶来 本発明によれば、逐次比較型Ａ／Ｄコンバータのビット
分解能を、最大ビット分解能の範囲内で、ユーザーオプ
ションによって希望のビット分解能に設定できることか
ら、逐次比較型Ａ／Ｄコンバータは、最大ビット分解能
で常にＡ／Ｄ変換を行なうことなく、希望のビット分解
能に応じたＡ／Ｄ変換時間でＡ／Ｄ変換を行なえること
になる。ゆえに最大ビット未満のＡ／Ｄ変換データを得
たい場合においても、Ａ／Ｄ変換時間の無駄がなくなり
、Ａ／Ｄ変換速度が速くなる。更にシフトレジスタに必
要データとしてプリセットされたデジタルデータのみに
対して、後段でプログラム処理を行なえばよくなること
から、プログラム処理を迅速に行なえる等の利点が得ら
れる。

【図面の簡単な説明】

図面は本発明の逐次比較型Ａ／Ｄコンバータを示す回路
図である。 （１）・・・Ｄ／Ａコンバータ、　　（６）・・・コン
パレータ、（８）・・・シフトレジスタ、　（１０）・
・・印加回数設定レジスタ、　（１１）・・・カウンタ
、　　（１２）・・・選択データ発生回路、　（１４）
・・・一致検出回路。

Claims (2)

【特許請求の範囲】
1. （１）順次変化する所定ビットのデジタル選択データ、
   及び所定の入力電圧が印加され、前記デジタル選択デー
   タに対応する前記入力電圧の所定レベルを第１のアナロ
   グ信号として出力するＤ／Ａコンバータと、該Ｄ／Ａコ
   ンバータから出力される第１のアナログ信号、及び一定
   レベルの第２のアナログ信号が印加され、該第１及び第
   ２のアナログ信号をレベル比較するコンパレータと、前
   記デジタル選択データに基づいて得られる前記コンパレ
   ータの比較出力が順次蓄積される所定ビットのシフトレ
   ジスタとを備え、該シフトレジスタの蓄積内容を、前記
   第２のアナログ信号に対応するデジタルデータとする逐
   次比較型Ａ／Ｄコンバータにおいて、 前記Ｄ／Ａコンバータへの前記デジタル選択データの印
   加回数が設定される印加回数設定レジスタと、 前記逐次比較型Ａ／ＤコンバータによるＡ／Ｄ変換を行
   なう為のＡ／Ｄ変換クロックをカウントするカウンタと
   、 前記カウンタのカウント値に対応すると共に、前記コン
   パレータの比較出力に対応したデジタル選択データを発
   生し、該デジタル選択データを前記Ｄ／Ａコンバータに
   印加させる選択データ発生回路と、 前記印加回数設定レジスタのレジスタ値及び前記カウン
   タのカウント値との一致を検出する一致検出回路と、 該一致検出回路の一致検出出力によって、前記カウンタ
   のカウント動作を禁止させるカウント制御回路と、 を備えたことを特徴とする逐次比較型Ａ／Ｄコンバータ
   。
2. （２）請求項（１）記載の前記逐次比較型Ａ／Ｄコンバ
   ータを備えたことを特徴とするマイクロコンピュータ。