JPS59224917A - デイジタル・アナログ変換器 - Google Patents
デイジタル・アナログ変換器Info
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- JPS59224917A JPS59224917A JP9991783A JP9991783A JPS59224917A JP S59224917 A JPS59224917 A JP S59224917A JP 9991783 A JP9991783 A JP 9991783A JP 9991783 A JP9991783 A JP 9991783A JP S59224917 A JPS59224917 A JP S59224917A
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- digital
- comparator
- analog
- circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はディジタル・アナログ変換器（以下り−Ａ変換
器という）に係り、特に高精度、高速化とすることがで
き、計測制御に使用するのに好適なｌａｍｐ ｐｉｃｋ
ｏｆｆ 形のＤ−Ａ変換器に関するものである。
器という）に係り、特に高精度、高速化とすることがで
き、計測制御に使用するのに好適なｌａｍｐ ｐｉｃｋ
ｏｆｆ 形のＤ−Ａ変換器に関するものである。
アナログ信号を計算機処理し、アナログ信号の制御量を
出力するにはＤ−Ａ変換器を必要とし、特に構成が簡単
で、高精度、高分解能のＤ−Ａ変換器を必要とするとき
は、シングルスロープＡ−Ｄ変換器と共通部分が多い１
％ａｍｐ ｐｉｃｋｏｆｆ 形のＤ−Ａ変換器が多用
されている。
出力するにはＤ−Ａ変換器を必要とし、特に構成が簡単
で、高精度、高分解能のＤ−Ａ変換器を必要とするとき
は、シングルスロープＡ−Ｄ変換器と共通部分が多い１
％ａｍｐ ｐｉｃｋｏｆｆ 形のＤ−Ａ変換器が多用
されている。
第１図は従来のＲａｍｐ ｐｉｃｋｏｆｆ 形のＤ−Ａ
変換器の回路ブロック図で、第２図は第１図の動作波形
を示す図である。第１図において、１０はカウンタで、
クロックパルスＣＬＫを計数し、その計数値をディジタ
ルコンパレータ２０に出力するとともに、その計数値で
ランプ発生回路３０を制御する。ランプ発生回路１０は
、基準電圧Ｌ ｅ ｆとカウンタ１０の計数値を入力し
、計数値が零のときは零で、計数値が２” −１（ｎは
Ｄ−Ａ変換器のビット数）のときはＬ ａ ｆ とな
るランプ信号ｖｒａ ｍ ｐを出力する。また、ディジ
タルコンパレータ２０は、カウンタ１０の計数値と入力
ディジタル値Ｎとを比較し、両者が等しいときは、サン
プル・ホールド回路４０にパルス信号を出力する。
変換器の回路ブロック図で、第２図は第１図の動作波形
を示す図である。第１図において、１０はカウンタで、
クロックパルスＣＬＫを計数し、その計数値をディジタ
ルコンパレータ２０に出力するとともに、その計数値で
ランプ発生回路３０を制御する。ランプ発生回路１０は
、基準電圧Ｌ ｅ ｆとカウンタ１０の計数値を入力し
、計数値が零のときは零で、計数値が２” −１（ｎは
Ｄ−Ａ変換器のビット数）のときはＬ ａ ｆ とな
るランプ信号ｖｒａ ｍ ｐを出力する。また、ディジ
タルコンパレータ２０は、カウンタ１０の計数値と入力
ディジタル値Ｎとを比較し、両者が等しいときは、サン
プル・ホールド回路４０にパルス信号を出力する。
サンプル・ホールド回路４０は、このパルス信号でラン
プ発生回路３０の出力をサンプル・ホールドし、Ｖａ
ｕ ｔ を出力する。
プ発生回路３０の出力をサンプル・ホールドし、Ｖａ
ｕ ｔ を出力する。
ところで、第２図かられかるように、出力■。ｕｔは、
カウンタ１０の計数値がＮに等しくなった点でステップ
的に変化する。このため、サンプル・ホールド回路４０
は高スルーレートを必要とするという欠点がある。
カウンタ１０の計数値がＮに等しくなった点でステップ
的に変化する。このため、サンプル・ホールド回路４０
は高スルーレートを必要とするという欠点がある。
捷だ、カウンタ１０の計数値とＮとが等しい期間は１ク
ロツクパルスの間であるため、クロック周波数の上限が
サンプル・ホールド回路４０のスルーレ−１・で制約さ
れ、高速、高精度、高分解能が得られないという欠点が
ある。
ロツクパルスの間であるため、クロック周波数の上限が
サンプル・ホールド回路４０のスルーレ−１・で制約さ
れ、高速、高精度、高分解能が得られないという欠点が
ある。
さらに、１クロツクパルスの期間にランプ波形をサンプ
リングするようにしであるため、定常状態でも最大ＩＬ
ＳＨのリップル誤差を生ずるという欠点もある。
リングするようにしであるため、定常状態でも最大ＩＬ
ＳＨのリップル誤差を生ずるという欠点もある。
本発明は上記に鑑みてなされたもので、その目的とする
ところは、高速、高精度、高分解能のディジタル・アナ
ログ変換器を提供することにある。
ところは、高速、高精度、高分解能のディジタル・アナ
ログ変換器を提供することにある。
本発明の特徴は、クロックパルスを計数するカウンタの
計数値に比例したランプ信号を出力するランプ発生回路
の出力とディジタル・アナログ変換器の出力とを比較し
て両者が等しいときに出力が反転するアナログコンパレ
ータと、上記カウンタの計数値と入力ディジタル値とを
比較して両者が等しいときにパルス信号を出力するディ
ジタルコンパレータからのパルス信号と上記アナログコ
ンパレータの出力とを入力し、上記ディジタルコンパレ
ータがパルス信号を発生した時点と上記アナログコンパ
レータの出力が反転した時点との時間差に比例して出力
電圧が増減してディジタル・アナログ変換出力を送出す
Ｔ−Ｖ変換回路とを備えた構成とした点にある。
計数値に比例したランプ信号を出力するランプ発生回路
の出力とディジタル・アナログ変換器の出力とを比較し
て両者が等しいときに出力が反転するアナログコンパレ
ータと、上記カウンタの計数値と入力ディジタル値とを
比較して両者が等しいときにパルス信号を出力するディ
ジタルコンパレータからのパルス信号と上記アナログコ
ンパレータの出力とを入力し、上記ディジタルコンパレ
ータがパルス信号を発生した時点と上記アナログコンパ
レータの出力が反転した時点との時間差に比例して出力
電圧が増減してディジタル・アナログ変換出力を送出す
Ｔ−Ｖ変換回路とを備えた構成とした点にある。
以下本発明を第３図、第５図、第６図に示した実施例お
よび第４図、第７図を用いて詳細に説明する。
よび第４図、第７図を用いて詳細に説明する。
第３図は本発明のＤＭＡ変換器の一実施例を示す回路ブ
ロック図で、第１図と同一部分は同じ符号で示し、ここ
では説明を省略する。第３図においては、ランプ発生回
路３０の出力はアナログコンパレータ５０の（→入力端
子に接続し、アナログコンパレータ５０の（→入力端子
はＴ−Ｖ変換回路６０の出力と接続し、Ｔ−Ｖ変換回路
６０には、アナログコンパレーク５０の出力とディジタ
ルコンパレータ２０の出力とを入力させ、第１図のサン
プル・ホールド回路４０をアナログコンパレータ５０と
Ｔ−Ｖ変換回路６０とに代えだ構成としである。
ロック図で、第１図と同一部分は同じ符号で示し、ここ
では説明を省略する。第３図においては、ランプ発生回
路３０の出力はアナログコンパレータ５０の（→入力端
子に接続し、アナログコンパレータ５０の（→入力端子
はＴ−Ｖ変換回路６０の出力と接続し、Ｔ−Ｖ変換回路
６０には、アナログコンパレーク５０の出力とディジタ
ルコンパレータ２０の出力とを入力させ、第１図のサン
プル・ホールド回路４０をアナログコンパレータ５０と
Ｔ−Ｖ変換回路６０とに代えだ構成としである。
第４図は第３図の動作波形を示す図で、次に、第４図を
参照して第３図の動作について説明する。
参照して第３図の動作について説明する。
第４図（ａ）のランプ信号■ｒ□、は、従来と同様にカ
ウンタ１０の計数値が零のときは零で、カウンタ１０の
計数値が２″’ −１（ｎｌｄＤ−Ａ変換器のビット数
）のときはランプ発生回路３０に入力させである基準電
圧ｖｒ、ｆ となる。まだ、アナログコンパレータ５
０の出力は、第４図（ｂ）に示すように、ランプ信号Ｌ
ａ□、と前回のＤ−Ａ変換器の出力、すなわち、Ｔ−
Ｖ変換回路７０の出力Ｖｏｕｔ（１−１）とが一致した
時刻ＴＡで反転し、ディジタルコンパレータ２０は、第
４図（Ｃ）に示すように、カウンタｌＯの計数値が入力
ディジタル値Ｎに一致した時刻ＴＤでパルス信号を発生
する。Ｔ−Ｖ変換回路６０は、アナログコンパレータ５
０の出力とディジタルコンパレータ２ｏの出力とを入力
し、第４図（ｄ）に示しである（ＴＤ ＴＡ）間の時
間差に比例して出力電圧が増減する。そのときのＤ−Ａ
変換後の出力Ｖ。Ｕ山）は次式で示される。
ウンタ１０の計数値が零のときは零で、カウンタ１０の
計数値が２″’ −１（ｎｌｄＤ−Ａ変換器のビット数
）のときはランプ発生回路３０に入力させである基準電
圧ｖｒ、ｆ となる。まだ、アナログコンパレータ５
０の出力は、第４図（ｂ）に示すように、ランプ信号Ｌ
ａ□、と前回のＤ−Ａ変換器の出力、すなわち、Ｔ−
Ｖ変換回路７０の出力Ｖｏｕｔ（１−１）とが一致した
時刻ＴＡで反転し、ディジタルコンパレータ２０は、第
４図（Ｃ）に示すように、カウンタｌＯの計数値が入力
ディジタル値Ｎに一致した時刻ＴＤでパルス信号を発生
する。Ｔ−Ｖ変換回路６０は、アナログコンパレータ５
０の出力とディジタルコンパレータ２ｏの出力とを入力
し、第４図（ｄ）に示しである（ＴＤ ＴＡ）間の時
間差に比例して出力電圧が増減する。そのときのＤ−Ａ
変換後の出力Ｖ。Ｕ山）は次式で示される。
Ｖｏ−ｔ（ｊ） ＝Ｋｐ （Ｔｏ ＴＡ）十Ｖ。ｕ山
−１）・・ｍｍ・（１）ここに、Ｋ、、Ｔ−Ｖ変換回路
、６０の変換係数したがって、第４図（ａ）かられかる
ように、第３図に示すＤ−Ａ変換器の応答は、Ｋ、とラ
ンプ信号Ｖｒａｍｐの傾きＫｒに依存する。そして、ス
テップ応答は次式で示される。
−１）・・ｍｍ・（１）ここに、Ｋ、、Ｔ−Ｖ変換回路
、６０の変換係数したがって、第４図（ａ）かられかる
ように、第３図に示すＤ−Ａ変換器の応答は、Ｋ、とラ
ンプ信号Ｖｒａｍｐの傾きＫｒに依存する。そして、ス
テップ応答は次式で示される。
ここで、■二〇、１，２．・・・である。これより、Ｄ
−Ａ変換誤差εは、次式で示されることがわかる。
−Ａ変換誤差εは、次式で示されることがわかる。
これより、Ｋ、／に、＝１のとき誤差εは零となり、ｏ
＜Ｋ ｐ／Ｋ 、＜ ２のときは、Ｄ−Ａ変換を繰り
返すとともに誤差εが減少していくことがゎかる。まだ
、Ｋｐ／に、≧２のときは誤差εが増加し、収束しない
。
＜Ｋ ｐ／Ｋ 、＜ ２のときは、Ｄ−Ａ変換を繰り
返すとともに誤差εが減少していくことがゎかる。まだ
、Ｋｐ／に、≧２のときは誤差εが増加し、収束しない
。
しだがって、第３図の実施例に示す本発明に係るＤ−Ａ
変換器は、（３）式かられかるように、条件を選ぶこと
により誤差εを変換回数ととに小さくすることができる
。また、Ｋｒ二に、とすれば、１回のＤ−Ａ変換でも誤
差εを零にできる。さらに、第４図（ａ）のＶ。ｕｔの
波形からもわかるように、出力の変化はＶｒａ□、とほ
ぼ等しいので、Ｔ−Ｖ変換回路６０に高スルーレートの
増幅器が不要となり、クロックパルスＣＬＫを高速化で
き、高速。
変換器は、（３）式かられかるように、条件を選ぶこと
により誤差εを変換回数ととに小さくすることができる
。また、Ｋｒ二に、とすれば、１回のＤ−Ａ変換でも誤
差εを零にできる。さらに、第４図（ａ）のＶ。ｕｔの
波形からもわかるように、出力の変化はＶｒａ□、とほ
ぼ等しいので、Ｔ−Ｖ変換回路６０に高スルーレートの
増幅器が不要となり、クロックパルスＣＬＫを高速化で
き、高速。
高精度、高分解能のＤ−Ａ変換器を得ることができる。
第５図は第３図のＴ−Ｖ変換回路６ｏの一実施例を示す
回路図である。第５図において、フリップフロップ６１
．６２は、第３図のカウンタ１゜と同期してカウンタ１
ｏの計数値が零となる以前にリセットされ、ＡＮＤゲー
ト６３．６４の出力が“Ｌ″となり、スイッチ６５．６
６がオフ状態となる。
回路図である。第５図において、フリップフロップ６１
．６２は、第３図のカウンタ１゜と同期してカウンタ１
ｏの計数値が零となる以前にリセットされ、ＡＮＤゲー
ト６３．６４の出力が“Ｌ″となり、スイッチ６５．６
６がオフ状態となる。
この状態でディジタルコンパレータ２０の出力ＰＤがＨ
′″になると、ＡＮＤゲート６３の２人力がＩＩ ＨＩ
Ｉとなり、ＡＮＤゲート６３の出力もＩＩ ＨＩＩとな
る。次に、アナログコンパレータ５０の出力ＰＡが（ｔ
ＨＩＩになると、ＡＮＤゲート７３０１つの入力がＩ
Ｉ Ｌ １１となるため、ＡＮＤゲート６３の出力も“
′Ｌ″となる。すなわち、ディジタルコンパレータ２０
の出力Ｐｎが”’ ＩＩ ”になる時刻を１１Ｄ１アナ
ログコンパレータ５０の出力ＰＡが°′Ｈ″になる時刻
をＴＡとしだとき、（ＴＡ −ＴＤ）が正であれば、（
ＴＡ −ＴＤ ）の期間だけＡＮＤゲート６３の出力が
１１″′となり、スイッチ６４がオンされる。
′″になると、ＡＮＤゲート６３の２人力がＩＩ ＨＩ
Ｉとなり、ＡＮＤゲート６３の出力もＩＩ ＨＩＩとな
る。次に、アナログコンパレータ５０の出力ＰＡが（ｔ
ＨＩＩになると、ＡＮＤゲート７３０１つの入力がＩ
Ｉ Ｌ １１となるため、ＡＮＤゲート６３の出力も“
′Ｌ″となる。すなわち、ディジタルコンパレータ２０
の出力Ｐｎが”’ ＩＩ ”になる時刻を１１Ｄ１アナ
ログコンパレータ５０の出力ＰＡが°′Ｈ″になる時刻
をＴＡとしだとき、（ＴＡ −ＴＤ）が正であれば、（
ＴＡ −ＴＤ ）の期間だけＡＮＤゲート６３の出力が
１１″′となり、スイッチ６４がオンされる。
同様にして、（ＴＡ−ＴＤ）が負の場合は、（ＴＤ
ＴＡ）の期間だけＡＮＤゲート６４の出力が°′Ｈ″と
なり、スイッチ６６がオンされる。
ＴＡ）の期間だけＡＮＤゲート６４の出力が°′Ｈ″と
なり、スイッチ６６がオンされる。
このスイッチ６５．６６の動作と、抵抗６７、コンデン
サ６８および差動増幅器６９で構成される積分器で、時
刻ＴＡとＴ’ｎの時間差を電圧に変換する。この電圧変
換後の出力Ｔｏ ｕ中）は、変換（９） 前の出力をＶｏ ｕ ｔ （＋−１） とすると、（
ＴＡ ＴＤ ）が正負にかかわらず次式で示される。
サ６８および差動増幅器６９で構成される積分器で、時
刻ＴＡとＴ’ｎの時間差を電圧に変換する。この電圧変
換後の出力Ｔｏ ｕ中）は、変換（９） 前の出力をＶｏ ｕ ｔ （＋−１） とすると、（
ＴＡ ＴＤ ）が正負にかかわらず次式で示される。
ここに、Ｃ；コンデンサ６８の容量
Ｒ；低抵抗７の抵抗値
Ｖｃｃ ；電源電圧
（４）式と（１）式と（１）式よりわかるように、Ｔ−
Ｖ変換係数に、は次式となる。
Ｖ変換係数に、は次式となる。
第６図は本発明のＤ−Ａ変換器の他の実施例を示す回路
図で、第１図、第３図、第５図と同一部分は同じ符号で
示しである。この回路はディジタル・アナログ電流変換
器の例を示しである。第６図の構成では、カウンタ１０
とディジタルコンパレータ２０とは第３図と同様であり
、フリップ７０ツブ６１．６２とＡＮＤゲート６３．６
４は第５図と同様である。
図で、第１図、第３図、第５図と同一部分は同じ符号で
示しである。この回路はディジタル・アナログ電流変換
器の例を示しである。第６図の構成では、カウンタ１０
とディジタルコンパレータ２０とは第３図と同様であり
、フリップ７０ツブ６１．６２とＡＮＤゲート６３．６
４は第５図と同様である。
第６図において、ランプ発生回路３ｏは、差動（１０）
増幅器３１．ＭＯＳ）ランジスタ３２，３３、抵抗３４
，３５、ツェナーダイオード３６、コンデンサ３７とか
らなり、抵抗３４の電圧降下とツェナーダイオード３６
の電圧Ｖｚとが等しくなるように帰還がかかり、抵抗３
４に一定電流を流す。
，３５、ツェナーダイオード３６、コンデンサ３７とか
らなり、抵抗３４の電圧降下とツェナーダイオード３６
の電圧Ｖｚとが等しくなるように帰還がかかり、抵抗３
４に一定電流を流す。
この電流は、コンデンサ３７で積分され、ランプ信号と
して出力される。コンデンサ３７はカウンタ１０からの
信号により周期的に放電し、カウンタ１０の計数値が零
のときにランプ信号も零となるように制御される。また
、積分電流は、カウンタ１０の計数値が２” −１のと
きランプ信号がＶｒｓｆ となるように抵抗３４の抵
抗値やツェナーダイオード３６の電圧Ｖｚで調整される
。
して出力される。コンデンサ３７はカウンタ１０からの
信号により周期的に放電し、カウンタ１０の計数値が零
のときにランプ信号も零となるように制御される。また
、積分電流は、カウンタ１０の計数値が２” −１のと
きランプ信号がＶｒｓｆ となるように抵抗３４の抵
抗値やツェナーダイオード３６の電圧Ｖｚで調整される
。
極性切換回路８０は、ＭＯＳトランジスタスイッチ８１
〜８４とコンデンサ８５より構成してあり、抵抗９１の
電圧降下で極性を切り換えて出力する。
〜８４とコンデンサ８５より構成してあり、抵抗９１の
電圧降下で極性を切り換えて出力する。
アナログコンパレータ５０は、ＭＯＳトランジスタスイ
ッチ５１，５２、反転増幅器５３、コンデンサ５４から
構成してあり、ランプ発生回路（１１） ３０の出力と抵抗３４の電圧降下とを比較する。
ッチ５１，５２、反転増幅器５３、コンデンサ５４から
構成してあり、ランプ発生回路（１１） ３０の出力と抵抗３４の電圧降下とを比較する。
Ｔ−Ｖ変換回路６０のＭＯＳ）ランジスタスイッチ７２
．７３は第５図のスイッチ６５．６６に相当する。イン
バータ７１はＭＯＳトランジスタスイッチ７２がＰ形で
あるため必要となる。第５図の抵抗６７に相当する抵抗
がないのは、ＭＯＳトランジスタ７２．７３のオン抵抗
を等制約に使用できるためである。積分回路は、自己バ
イアス形の反転増幅器７４とコンデンサ７５とで構成し
である。
．７３は第５図のスイッチ６５．６６に相当する。イン
バータ７１はＭＯＳトランジスタスイッチ７２がＰ形で
あるため必要となる。第５図の抵抗６７に相当する抵抗
がないのは、ＭＯＳトランジスタ７２．７３のオン抵抗
を等制約に使用できるためである。積分回路は、自己バ
イアス形の反転増幅器７４とコンデンサ７５とで構成し
である。
’ｌ−Ｖ変換回路６０の出力電圧は、トランジスタ９２
と抵抗９３により電流に変換される。
と抵抗９３により電流に変換される。
定電圧電源１００は、入力電圧１０１の変動を安定化し
、回路に使用できる電源を得るだめのものである。抵抗
１０２は出力電流測定用の負荷である。
、回路に使用できる電源を得るだめのものである。抵抗
１０２は出力電流測定用の負荷である。
以上の構成のＤ−Ａ変換器の動作を第６図の制御信号の
波形を示した第７図を参照して説明する。第７図（ａ）
はランプ制御信号の波形、同図（ｂ）はＭＯＳトランジ
スタスイッチ５１０制御端子Ｓ３およびＭＯＳトランジ
スタスイッチ８３．８４の制御端子５７（１２） への信号の波形、同図（Ｃ）はＭＯＳトランジスタスイ
ッチ５２０制御端子Ｓ４およびＭＯＳトランジスタ８１
．８２の制御端子Ｓ５への信号の波形をそれぞれ示す。
波形を示した第７図を参照して説明する。第７図（ａ）
はランプ制御信号の波形、同図（ｂ）はＭＯＳトランジ
スタスイッチ５１０制御端子Ｓ３およびＭＯＳトランジ
スタスイッチ８３．８４の制御端子５７（１２） への信号の波形、同図（Ｃ）はＭＯＳトランジスタスイ
ッチ５２０制御端子Ｓ４およびＭＯＳトランジスタ８１
．８２の制御端子Ｓ５への信号の波形をそれぞれ示す。
第７図の時刻ｔ。ではランプ制御信号が’ Ｈ”となり
、コンデンサ３７の電荷を放電し、ランプ信号を零にす
るとともに、Ｔ−Ｖ変換回路６０の７リツプフロツプ６
１．６２をリセットする。また、制御端子Ｓｇ 、８７
への信号が°′Ｌ″で、制御端子８４ 、 Ｓｓへの信
号がＩＩ Ｈ７１であるので、ＭＯＳ）ランジスタスイ
ツチ５１，８３．８４がオフし、５２，８１．８２がオ
ンする。このため、反転増幅器５３０入出力はショート
され、コンデンサ５４の一端は反転増幅器５３のしきい
電圧となる。また、コンデンサ５４の他端には、抵抗９
１の電圧降下を保持したコンデンサ８５の電圧が入力さ
れる。したがって、抵抗９１の電圧降下をコンデンサ５
４に充電した状態となる。
、コンデンサ３７の電荷を放電し、ランプ信号を零にす
るとともに、Ｔ−Ｖ変換回路６０の７リツプフロツプ６
１．６２をリセットする。また、制御端子Ｓｇ 、８７
への信号が°′Ｌ″で、制御端子８４ 、 Ｓｓへの信
号がＩＩ Ｈ７１であるので、ＭＯＳ）ランジスタスイ
ツチ５１，８３．８４がオフし、５２，８１．８２がオ
ンする。このため、反転増幅器５３０入出力はショート
され、コンデンサ５４の一端は反転増幅器５３のしきい
電圧となる。また、コンデンサ５４の他端には、抵抗９
１の電圧降下を保持したコンデンサ８５の電圧が入力さ
れる。したがって、抵抗９１の電圧降下をコンデンサ５
４に充電した状態となる。
次に、時刻ｔ１では、ランプ制御信号が°′Ｌ″となシ
、コンデンサ３７に電流を積分し、ランプ（１３） 信号を発生させる。このとき、制御端子Ｓ３＋８７への
信号が“′Ｈ″で、Ｓｓ ＋ Ｓａへの信号がＩＩ Ｊ
、 ７１であるので、ＭＯＳトランジスタスイッチ５１
．８３．８４がオンし、５２，８１．８２がオフする。
、コンデンサ３７に電流を積分し、ランプ（１３） 信号を発生させる。このとき、制御端子Ｓ３＋８７への
信号が“′Ｈ″で、Ｓｓ ＋ Ｓａへの信号がＩＩ Ｊ
、 ７１であるので、ＭＯＳトランジスタスイッチ５１
．８３．８４がオンし、５２，８１．８２がオフする。
このため、ランプ発生回路３０の出力がコンデンサ５４
に入力され、時刻ｔｏで充電された抵抗９１の電圧降下
との差が反転増幅器５２に入力される。したがって、ラ
ンプ発生回路３０の出力と抵抗９１の電圧降下とが比較
され、その出力がディジタルコンパレータ２０の出力と
ともにＴ−Ｖ変換回路６０に入力される。Ｔ−Ｖ変換回
路６０では、第３図の場合と同様、反転増幅器５３の出
力とディジクルコンパレータ２０の出力との時間差に比
例した（１）式で示される電圧を得て、この電圧出力は
、トランジスタ９２と抵抗９３とで電流に変換される。
に入力され、時刻ｔｏで充電された抵抗９１の電圧降下
との差が反転増幅器５２に入力される。したがって、ラ
ンプ発生回路３０の出力と抵抗９１の電圧降下とが比較
され、その出力がディジタルコンパレータ２０の出力と
ともにＴ−Ｖ変換回路６０に入力される。Ｔ−Ｖ変換回
路６０では、第３図の場合と同様、反転増幅器５３の出
力とディジクルコンパレータ２０の出力との時間差に比
例した（１）式で示される電圧を得て、この電圧出力は
、トランジスタ９２と抵抗９３とで電流に変換される。
この電流の変化は抵抗９１で検出され、ＭＯＳトランジ
スタスイッチ８３．８４を介してコンデンサ８５を充電
することによって保持される。
スタスイッチ８３．８４を介してコンデンサ８５を充電
することによって保持される。
以上の結果、出力電流Ｉｏは次式で示される。
（１４）
・・・・・・・・・・・・（６）
ここに、Ｒ９１；抵抗９１の抵抗値
Ｒ９３；抵抗９３の抵抗値
電流はＲ９３に反比例し、ディジタル・アナログ変換さ
れることがわかる。
れることがわかる。
第６図に示す実施例によれば、電流出力のＤ−Ａ変換器
とすることができ、第５図の場合と同様の効果がある。
とすることができ、第５図の場合と同様の効果がある。
以上説明したように、本発明によれば、高速。
高精度、高分解能のディジタル・アナログ変換器にでき
、しかも、高速増幅器が不要となるので、Ｌ Ｓ Ｉ化
が容易になるという効果がある。
、しかも、高速増幅器が不要となるので、Ｌ Ｓ Ｉ化
が容易になるという効果がある。
第１図は従来のｌ’（ａｍｐ ｐｉｃｋｏｆｆ 形の
Ｄ−Ａ変換の回路ブロック図、第２図は第１図の動作波
形を示す図、第３図は本発明のＤ−Ａ変換器の一実（１
５） 施例を示す回路ブロック図、第４図は第３図の動作波形
を示す図、第５図は第３図のＴ−Ｖ変換回路の一実施例
を示す回路図、第６図は本発明のＤ−Ａ変換器の他の実
施例を示す回路図、第７図は第６図の制御信号の波形を
示した図である。 １０・・・カウンタ、２０・・・ディジタルコンパレー
タ、３０・・・ランプ発生回路、５０・・・アナログコ
ンパレータ、６０・・・Ｔ−Ｖ変換回路。 代理人 弁理士 長崎博男 （ほか１名） （１６） 入 ５ シ
Ｄ−Ａ変換の回路ブロック図、第２図は第１図の動作波
形を示す図、第３図は本発明のＤ−Ａ変換器の一実（１
５） 施例を示す回路ブロック図、第４図は第３図の動作波形
を示す図、第５図は第３図のＴ−Ｖ変換回路の一実施例
を示す回路図、第６図は本発明のＤ−Ａ変換器の他の実
施例を示す回路図、第７図は第６図の制御信号の波形を
示した図である。 １０・・・カウンタ、２０・・・ディジタルコンパレー
タ、３０・・・ランプ発生回路、５０・・・アナログコ
ンパレータ、６０・・・Ｔ−Ｖ変換回路。 代理人 弁理士 長崎博男 （ほか１名） （１６） 入 ５ シ
Claims (1)
- 【特許請求の範囲】 ■、クロックを計数するカウンタと、該カウンタの計数
値に比例したランプ信号を出力するランプ発生回路と、
前記カウンタの計数値と入力ディジタル値とを比較し両
者が等しいときにパルス信号を出力するディジタルコン
パレータとを備え、該ディジタルコンパレータがパルス
信号を発生した時点の前記ランプ発生回路の出力値を出
力とするディジタル・アナログ変換器において、前記ラ
ンプ発生回路の出力と前記ディジタル・アナログ変換器
の出力とを比較し両者が等しいときに出力が反転するア
ナログコンパレータと、前記ディジタルコンパレータか
らのパルス信号と前記アナログコンパレータの出力とを
入力し、前記ディジタルコンパレータがパルス信号を発
生した時点と前記アナログコンパレータの出力が反転し
た時点との時間差に比例して出力電圧が増減してディジ
タル・アナログ変換出力を送出するＴ−Ｖ変換回路とを
備えたことを特徴とするディジタル・アナログ変換器。 ２、前記Ｔ−Ｖ変換回路は、出力電圧を電流に変換する
手段を備えている特許請求の範囲第１項記載のディジタ
ル・アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9991783A JPS59224917A (ja) | 1983-06-03 | 1983-06-03 | デイジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9991783A JPS59224917A (ja) | 1983-06-03 | 1983-06-03 | デイジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59224917A true JPS59224917A (ja) | 1984-12-17 |
| JPS646571B2 JPS646571B2 (ja) | 1989-02-03 |
Family
ID=14260127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9991783A Granted JPS59224917A (ja) | 1983-06-03 | 1983-06-03 | デイジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59224917A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61287332A (ja) * | 1985-05-13 | 1986-12-17 | Nippon Kogaku Kk <Nikon> | カメラの露出制御回路 |
| EP3965301A1 (en) * | 2020-09-04 | 2022-03-09 | Nxp B.V. | Delay compensated single slope analog-to-digital converter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5612122A (en) * | 1979-07-11 | 1981-02-06 | Sanyo Electric Co Ltd | Pcm signal demodulating circuit |
-
1983
- 1983-06-03 JP JP9991783A patent/JPS59224917A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5612122A (en) * | 1979-07-11 | 1981-02-06 | Sanyo Electric Co Ltd | Pcm signal demodulating circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61287332A (ja) * | 1985-05-13 | 1986-12-17 | Nippon Kogaku Kk <Nikon> | カメラの露出制御回路 |
| JPH0712151B2 (ja) * | 1985-05-13 | 1995-02-08 | 株式会社ニコン | カメラの露出制御回路 |
| EP3965301A1 (en) * | 2020-09-04 | 2022-03-09 | Nxp B.V. | Delay compensated single slope analog-to-digital converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS646571B2 (ja) | 1989-02-03 |
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