JPS59104827A - アナログ−デジタル変換用集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は高い周波数で変化するアナログ信号をデジタル
変換するアナログ−デジタル変換用集積回路に関する。

〔発明の技術的背景とその問題点〕

従来、一般的な並列比較型Ａ／Ｄコンバータは、たとえ
ば第１図に示すようにバイポーラ・トランジスタで構成
した複数の差動増幅器を用いるようにしたものがある。

すなわち第１図において、１は複数の抵抗を直列に接続
した直列抵抗回路網である。そしてこの直列抵抗回路網
１０両端に正・負基準電圧十Ｖｒｅｆｌ　−Ｖ、。、を
印加し、かつ各抵抗の直列接続点から得られた分圧電圧
をバイポーラ・トランジスタで構成した複数の差動増幅
器２の各一方の入力へ与える。また上記差動増幅器２の
他方の入力へは並列にアナログ信号Ａｔ与える。そして
各差動増幅器２の出力をエンコーダ回路３へ与えてエン
コードし、このような構成で、特にバイポーラ・トラン
ジスタで構成した差動増幅器を用いたものでは、数十Ｍ
Ｈｚのアナログ信号をサンプル可能な高速動作を実現で
きる。しかしながらこのようなものでは基準電圧の大き
さに応じて差動増幅器のオフセット電圧が異なるために
Ｎ巾コンノぐ一タとしての直線性に問題がある。また差
動増幅器をバイポーラ・トランジスタで構成したもので
は、消費電力が著るしく大きくなる。

このために、たとえば第２図に示すようなチョッ／’型
ｌ：／”レータヲ用いた２醇勺コンバータも知られてい
る。このチョッパ型コンパレータでは、第１の入力端子
６に基準電圧ｖｒｅ１を与え、第２の入力端子７に比較
すべき入力信号■ｉｎを与える。そして第１．第２の各
入力端子６，７をクロック信号φおよびその反転信号￥
でオンオフ制御する。たとえばＦＥＴアナログスイッチ
からなる第１．第２の各スイッチ８，９を介して並列に
接続し、コンデンサ１０の一端へ供給する。

そしてこのコンデンサ１ｏの他端をＭＯＳ　）ランジス
タで構成した反転増幅器１ノの入力に接続するとともに
この反転増幅器１１０入・出力間に上記クロック信号φ
でオンオフ制御される、たとえばＦＥＴアナログスイッ
チからなる第３のスイッチ１２を設けている。そして反
転増幅器１１の出力を出力端子１３を介して出力するよ
うにしている。

このようにすれば第３図に示す波形図のようにクロック
信号φ（第３図（ａ沖”　Ｈ’の期間は第１．第３の各
スイッチ８，１２をオンし、第２のスイッチ９をオフす
る。したがって、反転増幅器１１の入・出力間を短絡し
てこの人・出力端子の電圧を回路のしきい値電圧Ｖ　１
すなｈｒ わち動作の基準となる動作点電圧とする。一方、この場
合、コンデンサ１０の入力側の電極には基準電圧”ｒｅ
ｆ’印加する。そしてクロック信号φの′Ｈ＃の期間は
第１．第３の各スイッチ８゜１２をオフし、第２のスイ
ッチ９をオンするのでコンデンサ１００入力側の電極に
は入力信号ｖ１ｎヲ印加し、反転増幅器１１の入力電圧
はしきい値電圧Ｖｔｈｒから基準電圧と入力信号との差
電圧■ｒ８ｆ−Ｖ１ｎだけ変化する。そしてこのような
反転増幅器１１の入力電圧の変化は反転増幅５− 器１〕の増幅率を乗じて出力端子１３から出力する。し
たがって、入力信号■ｉｎ（第３図（ｂ））に対して任
意の基準電圧Ｖｒ、、を設定することにより出力端子１
３にクロック信号に同期した・卆ルス列からなる出力信
号（第３図（Ｃ））を得ることができる。すなわち、第
２図に示す回路構成では、クロック信号φによシ反転増
幅器１１の入・出力を短絡するオートゼロモードと、入
力信号ｖｉｎと基準電圧Ｖ□、との差電圧を得るサンプ
リングモードとを交互に繰り返すことになる。

しかして、反転増幅器１Ｍ０８）ランジスタで構成する
ことによシ低消費電力化を図れるが、このようなチョッ
パ型コンパレータは所謂サンプリング系として動作する
ので入力信号ｖ、ｎの周波数はクロック信号φの周波数
の捧よシも低くないと、正確に入力信号ｖ１ｎの変化に
追従することはできない。また、特に高速サンプリング
を行なう場合は、スイッチのオン期間が短くなるために
寄生容量、スイッチのオン抵抗等が原因で種々の問題を
生じる。すなわち、スイッ６− チのオン抵抗および寄生容量によって信号の伝達おくれ
、あるいはｒインロスを生じる。またこのようなスイッ
チの信号の入・出力端子とクロック信号φを入力する制
御端子との間の寄生容量によって、クロック成分が信号
に重畳されてヒダ状のパルス信号を生じる。そしてこの
現象は、動的には系が定常状態に戻る１でに時間がかが
シ、高速動作に支障を来たし、静的には出力にオフセッ
トを生じることになる。

〔発明の目的〕

本発明は上記の事情に鑑みてなされたもので比較回路を
サンプリング系では彦＜、連続比較を行なえるようにし
、入力信号周波数の上限を高くでき、しかも寄生容量に
よる悪影響を除去でき、高速、高精度、低消費電力でコ
ストヲ安価にできるアナログ−デジタル変換用集積回路
を提供することを目的とするものである。

〔発明の概要〕

すなわち本発明は、ＭＯＳトランジスタで構成した２組
のチョッパ型コンパレータを交互にかつサンプリング期
間が重なるように動作させることによシ基準電圧と大刀
電圧とを連続して比較する回路を用いたアナログ−デジ
タル変換器を集積回路としたことを特徴とするものであ
る。

〔発明の実施例〕

以下本発明の一実施例を第４図乃至第６図を参照して詳
細に説明する。第４図は、本発明に用いるチョッパ型コ
ンパレータを示スブロック図で、第１の入力端子２１に
基準電圧ｖｒｅｆ’与え・第２の入力端子２２に比較す
べき入力信号ｖｉｎヲ与える。そして第１の入力端子２
ノを第１、第３のスイッチ２３．２５を介してそれぞれ
コンデンサ２７．２８の一方の端子に接続している。ま
た第２の入力端子２２を第２．第４のスイッチ２４．２
６ｆ介してそれぞれ上記コンデンサ２７．２８の一方の
端子に並列に接続している。さらに上記コンデンサ２７
．２８の他方の端子’ｅＭＯ８＋・ランジスタで構成し
た第１゜第２の増幅手段、すなわち、第１．第２の反転
増幅器２９．３０の各入力に接続している。そして、第
１．第２の反転増幅器２９．３０の入・出力間にそれぞ
れ第５．第６のスイッチ３１゜３２を介挿して動作点電
圧発生手段を構成するとともに、出力を出力選択手段、
すなわち第７゜第８のスイッチ３３．３４ｆ介して並列
に出力端子３５に接続している。そして上記第１乃至第
８のスイッチ２３，２４，２５，２６，３１゜３２．３
３．３４はたとえばＦＥＴアナログスイッチで第１．第
５のスイッチ２３．３１はクロック信号φｌで制御し、
第２のスイッチ２４はクロック信号φ！の反転信号￥１
によって制御する。そして、第３．第６のスイッチ２５
゜３２はクロック信号φ２で制御し、第４のスイッチ２
６はクロック信号φ２の反転信号７２によって制御する
。さらに第７のスイッチ３３はクロック信号φ１２で制
御し、第８のスイッチ３４はクロック信号φ１２の反転
信号７１２によって制御する。

そして第１．第２のスイッチ２３．２４およびコンデン
サ２７によって第１の印加電圧設定＝９一 手段を構成し、同様に第３．第４のスイッチ２５．２６
およびコンデンサ２８によって第２の印加電圧設定手段
を構成する。そして、各印加電圧設定手段によシ動作点
電圧あるいは、この動作点電圧に上記各入力端子２１．
２２へ与えられる電圧の差電圧を重畳した差信号電圧を
得るようにしている。

しかして、第１．第２．第５のスイッチ２３゜２４．３
１およびコンデンサ２７、反転増幅器２９によって容量
結合型増幅手段を有する第１のチョッパ型コンパレータ
１０１を構成している。また第３．第４．第６のスイッ
チ２５゜２６．３２およびコンデンサ２８、反転増幅器
３０によって同様に容量結合手段を有する第２のテヨッ
ノｆ型コンパレータ１０２を構成している。そして上記
第１．第２のチョッパ型コンノｆレータ１０１，１０２
は交互にかつ１８０°の位相差で反転増幅器２９．３０
の入・出力を短絡するオートゼロ動作と入力信号ｖｉｎ
をサンプリングするサンプリング動作とを繰り返す。な
お１０− 上記各スイッチ２３，２４，２５，２６，３１゜３２．
３　Ｊ　、　３４はクロック信号が″′Ｈ＃レベルのと
きオンし、Ｌ”レベルのときオフするようにしている。

このような構成であれば、たとえばクロック信号φｌ（
第５図（ａ））が”Ｈ″の’ｒ、−Ｔ２のとき第１のチ
ョッパ型コンパレータ１０１は第１、第５のスイッチ２
３．３１がオンし、第２のスイッチ２４をオフして反転
増幅器２９の入・出力の電位を動作点電圧とするオート
ゼロ動作を行なう。一方、この期間およびその前後でク
ロック信号φ鵞　（第５図（ｂ））は“Ｌ″であり、第
２のチョッパ型コンパレータｚｏ：ｚはｍ３ｅ第６のス
イッチ２５．３２ｆオフし、第４のスイッチ２６をオン
して入力信号ｖｉｎ（第５図（Ｃ））のサンプリング動
作を行ない上記入力信号ｖｉｎと基準電圧ｖｒｅ、の差
電圧を反転増幅器３０へ入力する。したがって、この期
間中筒１のチョッ・母型コン・ぐレータ１０１の出力（
第５図（ｅ））は反転増幅器２９のしきい値電圧ｖｔｈ
ｒとなり、また第２のチョッパ型コンパレータ１０２の
出力（第５図（ｆ））は入力信号ｖｉｎと基準電圧ｖｒ
ｏ、の比較結果となる。そしてこの期間中はクロック信
号φ１２はＬ＃で第７のスイッチ３３はオフ、第８のス
イッチ３４はオンし、第２のチョッノ母型コンパレータ
１０２の出力信号を出力端子３５から出力する。

そして時刻Ｔ２でクロック信号φがＬ”になると、第１
のチョッノ母型コンパレータ１０１の第１．第５のスイ
ッチ２３．３１はオフし、第２のスイッチ２４はオンし
て入力信号Ｖ１ｎのサンプリング動作を行なう。しかし
ながらこの場合、サンプリング動作の開始直後、すなわ
ち第２のスイッチ２４のオン直後からしばらくの間はス
イッチ等の寄生容量によるクロック漏れ、スイッチのオ
ン抵抗による入力信号の伝達遅れ等の過渡現象のために
第１のチョッ・母型コンパレータ１０１の出力は第５図
（ｄ）図示破線で示すように正常値にならないことがあ
る。したがって、上記過渡現象が安定する期間ｔ１を設
け、この期間ｔ１を経過後、時刻Ｔ３でクロック信号φ
１２を反転させ、第７のスイッチ３３をオン、第８のス
イッチ３４をオフし、第１のチョッパ型コンパレータ１
０１の比較結果信号を出力端子３５から出力する。

さらにこの後、時刻Ｔ４でクロック信号φ２を反転し、
第２のチョッパ型コンパレータ１０２の第３．第６のス
イッチ２５．３２ｆオンし、第４のスイッチ２６をオフ
してオートゼロ動作を行なう。なおこの場合、第１のチ
ョッパ型コンパレータ１０１の状態は不変でサンプリン
グ動作を継続し、その比較結果信号を出力する。

そして以後時刻Ｔ５＋Ｔｌｌ・・・で上述の時刻Ｔｌ。

Ｔ２・・・の動作を第２のチョッノ母型コンパレータ１
０２で行ない、オートゼロ動作およびサンプリング動作
を第１．第２のチョッパ型コン・ぐレータ１０１，１０
２で交互に繰シ返すことになる。

したがって、基準電圧ｖ、８．と入力信号ｖｉｎとの比
較結果を連続的に得ることができる。

１３− そして第６図は第４図に示すチョッパ型コンパレータを
用いたアナログ−デジタル変換ヲ行彦う集積回路のブロ
ック図である。図中２０１九 は、ｎ個久とえば６４個の第４図に示すようなチョッパ
型コンパレータである。そして各チョッパ型コンパレー
タ２０１の一方ノ入力、スナわちｖｉｎには外部から信
号入力端子１重を介して並列にアナログ信号を入力する
。また６５個の抵抗を直列接続にした直列分圧回路２θ
２を正・負基準電圧端子Ｔ　２　　＋　Ｔ　３間に介挿
し、かつ各抵抗の直列接続点で得られた分圧電圧を順次
に上記各チョッ・母型コン・ｆレータの他方の入力、す
なわちｖｒｅｆへ与えるようにしている。なお上記直列
分圧回路２０２の中点を中点電位端子Ｔ４へ導出し、こ
の中点電位端子Ｔ４と正・負基準電圧端子Ｔ２．Ｔ３と
の間に適宜な抵抗を介挿して分圧電圧の変化の非直線性
を補償するようにしている。そして各チョッノ９型コン
ノ臂レータ２０ノの比較出力をエンコーダ回路２０３へ
入力する。エンコーダ回路２０３は、各テヨ１４− ツバ型コンパレータ２０１の出力を予め設定したしきい
価電圧と比較してデジタル信号に変換する比較器、各比
較器から出力されるデジタル信号を保持するラッチ、こ
れらのデジタル信号を、たとえば６ビツトのバイナリ−
コード信号に変換するエンコーダさらにエラーおよびオ
ーツマーフロー検出回路を設けている。そしてこのエン
コーダ回路２０３の出力をラッチ回路２θ４でラッチし
、このラッチ出力全ダート機能を有するバッファ２０５
を介して出力端子Ｔ５〜ＴＩＯから出力するようにして
いる。また全てのチョッ・母型コンパレータ２０１の出
力がＨ″のときはオーバーフロー信号をオー・々−フロ
ー出力端子Ｔｌｌから出力し、あるいはチョッ・母型コ
ンパレータ２０１の出力が非連続的にＩｔ　Ｈ”になる
とエラー信号をエラー出力端子Ｔ１２から出力する。

そして２０６は外部からクロック端子Ｔ１３へ与えられ
るパルス信号を分周、合成してクロック信号φ１　、￥
１　、φ２．７□　、φ□２ｅｄｉｔおよびラッチ信号
φ１．φＬを得るクロック発生回路である。そして上記
各クロック信号によって、チョッパ型コン・々レータ２
０１の動作を制御し、またラッチ信号によってエンコー
ダ回路２０３およびラッチ回路２０４のラッチ動作を制
御するようにしている。

なおこの場合、クロック信号の周波数に比して、ラッチ
信号の周波数を高くしすなわち、チョッパ型コンパレー
タのサンプリング周波数よシも速い周期でラッチ回路２
０４を動作させることにより、サンプリング周波数の上
限を著るしく高めることができる。すなわち、上記実施
例の並列比較型のアナログ−デジタル変換回路では連続
して比較動作を行ない、比較結果は連続的に出力される
ことになる。したがって、サンプリング周波数の上限は
、ラッチ回路の動作速度によって決定される。一方、従
来の、この種のアナログ−デジタル変換回路のサンプリ
ング周波数を制限する要因であったチョッパ型コン・千
レークの動作速度に比してラッチ回路の動作速度は格段
に高速にできる。したがって、上記実施例によればサン
プリング周波数の上限は著るしく高くすることができる
。

また上記実施例では、サンプリング動作は、入力信号の
電圧と基準電圧とを比較、増幅した後に行なうので寄生
容量に起用するクロック信号の漏洩による悪影響も受は
難い特長がある。

そして第６図において第１．第２のチップイネーブル端
子Ｔ１４ｓＴ１５へ与えられるチラノイネーブル信号に
よってバッファ２０５をダート制御する。また電源端子
Ｔ１１ａ＋Ｔ１７にはそれぞれ直流電圧ＶｐＤｒ　ＶＢ
Ｂ　’ｅ印加して駆動するようにしている。

そして信号入力端子Ｔ、へ与えられた入力信号ｖ１ｎを
各チョッパ型コンパレータ２０ノで直列分圧回路２０２
の分圧電圧と連続的に比較しエンコーダ回路２０３へ与
えることができる。

エンコーダ回路２０３でハ各チョッノ４型コンノ９レー
タ２０１の出力をラッチ信号φ１によシー担ラッチし、
このラッチ出力をエンコードして、１７− たとえば６ビツトのエンコード出力を得る。そしてこの
エンコード出力をラッチ回路２０４でラッチ信号φ１の
反転信号φ１に同期してラッチし、バッファ２０５ｆ介
して出力するようにしている。

したがって、第６図に示すブロック図の主要な素子１Ｍ
０８）ランジヌタで構成できるので集積回路の製造工程
も合理的であり、しかも低消費電力化を図ることができ
る。さらに第４図に示すようなテヨッ／４’型コン／？
レータを用いるようにしているので連続的に比較動作を
行なうことができ入力信号の上限周波数を高くできしか
も２組のチョッパ型コンパレータの切換え動作を低い周
波数で行なうことによシ寄生容量による悪影響を除去す
ることができる。したがって高速、高精度かつ低消費電
力でしかもコストの低減を図ることができる。

なお本発明は上記実施例に限定されるものではなく、た
とえばサンプリング動作の開始時に過渡現象による異常
出力を生じないとき、ある１８− いはこれ全無視できることもある。このような場合には
、第４図に示す２組のテヨッ・母型コンツヤレータ１０
１，１０２のサンプリング期間の開始、終了時点が重な
るだけでもよい。したがって、このような場合には、出
力側の第７゜第８のスイッチ３３．３４ｆ制御するクロ
ック信号φ１２および反転信号φ１２をクロック信号φ
２　、φ１　として用いればよい。

またオートゼロ動作のために反転増幅器２９゜３０へし
きい値電圧を与える場合、たとえば第７図に示すように
してもよい。すなわち第７図は、第１のチョッパ型コン
ノ４レータ１０１側ｆ示すブロック図で反転増幅器２９
と同一特性の反転増幅器３６０入・出力間を短絡してク
ロック信号φ１によって制御するスイッチ３７を介して
反転増幅器２９の入力へ与えればよい。このようにすれ
ばスイッチ３７のオンと同時に反転増幅器２９の入力へ
しきい値電圧を与えることができる。したがって、オー
トゼロ動作を短時間で行なえ、それによって全体のサン
プリング周期を短縮でき反転増幅器２９にかえて同一特
性の非反転増幅器を用いてもよい。

さらにチョッパ型コンパレータは、たとえば第８図に示
すようにコンデンサＣＩ　、Ｃ，・・・Ｃｎおよび反転
増幅器Ｉ　　、Ｉ　　・・・■　を交互に複？＋１　　
　　　　ｕ２　　　　　ｖｎ数組縦続し、かつ各反転増
幅器Ｉ　　、Ｉ　　・・・ｖｌ　　　　　ｖ２ ＩｔａｎＯ入・出力間にオートゼロ動作時にオンするス
イッチＳ１．　Ｓ２・・・Ｓｎを介挿するようにしても
よい。

また第９図に示すブロック図のように反転増幅器工ｖ１
を用いたチョッパ型コンパレータの後段に動作点電圧の
ほぼ等しい複数の反転増幅器■ｖ２・・・■ｖｎを縦続
に接続してもよい。

なお、上記反転増幅器の具体例としては第１０図（ａ）
に示すようにＰチャンネルＦＥＴとＮチャンネルＦＥＴ
とを組み合せたＣ−ＭＯＳ型のもの、同図（ｂ）に示す
ように負荷ＭＯ８ＦＥＴを飽和領域で動作させるもの、
同図（ｃ）に示すようにディプレッションモードのＦＥ
Ｔを用いるもの、同図（ｄ）に示すように線形抵抗ｒと
ＦＥＴとを組み合せたもの等を適宜に用いることができ
る。

さらにスイッチの具体的な回路としては、第１１図（、
）　（ｂ）に示すように単一のＮチャンネルあるいはＰ
チャンネルのＦＥＴ　’ｅ用いるもの、同図（ｃ）に示
すように一対のＮチャンネルおよびＰチャンネルのＦＥ
Ｔを組み合せた、所謂トランスミッションダート、同図
（ｄ）に示すようにＮチャンネルＦＥＴの基板に電源電
圧ｖＤＤ、ｖ８８の中間の電圧ｖＩｌ’１印加し、Ｐチ
ャンネルＦＥＴの基板に電源電圧ｖＤＤヲ印加したトラ
ンスミッションゲートの変形等を用いることができる。

また、第６図に示す集積回路では、外部からクロ、り端
子Ｔ１３へ・ｆルス信号を与え、クロック発生回路２０
６によって各クロック信号を生成するようにしたが、上
記パルス信号を発生するパルス発生回路を設けてもよい
し、ノ９ルス信号を発生する水晶発振回路を設け、水晶
振動子を外付けするようにしてもよい。

〔発明の効果〕

以上のように本発明によれば、入力信号と基２１− 準電圧の比較結果を連続的に出力することができるチョ
ッパ型コンパレータを用いたアナログ−デジタル変換回
路を集積化するようにしたので入力信号周波数の上限を
高くでき、しかも寄生容量による悪影響を除去し高速、
高精度かつ安価なアナログ−デジタル変換用集積回路を
提供することができる。

【図面の簡単な説明】

第１図は従来の並列比較型Ａ／Ｄコンバータの一例を示
すブロック図、第２図は従来のチョッパ型コン／４’レ
ータの一例を示すブロック図、第３図は第２図に示すチ
ョッパ型コンｉｊレータの動作を説明する波形図、第４
図は本発明に用いルチョッ・母型コンパレータの一例を
示すブロック図、第５図は第４図に示すチョッパ型コン
パレータの動作を説明する波形図、第６図は本発明の一
実施例を示すブロック図、第７図乃至第９図は本発明に
用いるチョッパ型コン・ヤレータの各別の他の実施例を
示す図、第１０図（、）〜（ｄ）は反転増幅器の各別の
一例を示す図、第１１図２２− （、）〜（ｄ）はスイッチの各別の一例を示す図である
。 ２０１・・・チョッノヤ型コンノぐレータ、２０２・・
・直列分圧回路、２θ３・・・エンコーダ回路、２０４
・・・ラッチ回路、２０５・・・バッファ、２０６・・
・クロック発生回路。

Claims (1)

【特許請求の範囲】
1. （１）　　複数のコン・９レータの一方の入力へ共通に
   入力電圧信号を与えるとともに他方の入力へそれぞれ異
   なる電圧の基準電圧を与え、かつこの出力をエンコーダ
   回路でエンコードした後に出力する並列比較形アナログ
   ーデジタル変換用集積回路において、上記コンパレータ
   は入力電圧信号を容量で受けて増幅出力する第１．第２
   の容量結合形層幅手段と、基準電圧信号と入力電圧信号
   を交互に選択して上記第１．第２の容量結合形層幅手段
   にそれぞれ伝達印加する第１゜第２の入力選択手段と、
   上記第１．第２の容量結合形層幅手段の一方の増幅出力
   信号を選択する出力選択手段とを具備し、上記第１と第
   ２の容量結合形層幅手段はそれぞれ時間的に区別される
   動作点電圧を自己設定するオートゼロ期間と入力電圧を
   増幅する信号増幅期間とを有し、上記第１と第２の容量
   結合形層幅手段のそれぞれのオートゼロ期間は時間的に
   重なることはなく、上記第１と第２の入力選択手段は伝
   達印加される第１と第２の容量結合形層幅手段のそれぞ
   れのオートゼロ期間に対応して基準電圧信号を選択し、
   信号増幅期間に対応して入力電圧信号を選択し、上記出
   力選択手段は上記第１．第２の容量結合形層幅手段がそ
   れぞれ信号増幅期間である時のそれぞれの増幅出力信号
   を選択し出力することによって上記基準電圧信号と入力
   電圧信号の差電圧信号を時間的に連続して増幅出力する
   ようにしたことを特徴とするアナログ−デジタル変換用
   集積回路。 （２、特許請求の範囲第１項記載のものにおいて、ＭＯ
   ８型素子で構成したことを特徴とするアナログ−デジタ
   ル変換用集積回路。