SU1471309A2 - Управл емый делитель частоты - Google Patents

Управл емый делитель частоты Download PDF

Info

Publication number
SU1471309A2
SU1471309A2 SU874171120A SU4171120A SU1471309A2 SU 1471309 A2 SU1471309 A2 SU 1471309A2 SU 874171120 A SU874171120 A SU 874171120A SU 4171120 A SU4171120 A SU 4171120A SU 1471309 A2 SU1471309 A2 SU 1471309A2
Authority
SU
USSR - Soviet Union
Prior art keywords
counter
output
input
frequency divider
bus
Prior art date
Application number
SU874171120A
Other languages
English (en)
Inventor
Александр Григорьевич Песоцкий
Юрий Витальевич Ларионов
Original Assignee
Предприятие П/Я В-8803
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я В-8803 filed Critical Предприятие П/Я В-8803
Priority to SU874171120A priority Critical patent/SU1471309A2/ru
Application granted granted Critical
Publication of SU1471309A2 publication Critical patent/SU1471309A2/ru

Links

Landscapes

  • Manipulation Of Pulses (AREA)

Abstract

Изобретение относитс  к импульсной технике и может быть использовано в устройствах вычислительной техники и синтезаторах частот. Цель изобретени  - увеличение коэффициента делени  - достигаетс  за счет выполнени  первого и второго делителей 1 и 2 частоты в виде п-разр дных вычитающих счетчиков 6-1 и 6-2 импульсов, выход заема которых соединен с входом записи через элемент задержки, при этом врем  задержки элемента 7-2 задержки больше времени задержки элемента 7-1 задержки. В устройстве также имеютс  шипы 3 и 5 соответственно входной и выходной частоты и кодова  шина 4, сигналы на которой определ ют коэффициент делени  устройства. 1 ил.

Description

i
14)
1147
Изобретение относитс  к импульсной технике, может быть использовано в устройствах вычислительной техники и синтезаторов частот и  вл етс  усовершенствованием изобретени  по авт.св.. № 1100730.
Цель изобретени  - увеличение коэффициента делени .
На чертеже приведена электрическа  структурна  схема управл емого делител  частоты. ..
Управл емый делитель частоты сог держит первый и второй делители 1 и 2 частоты, счетный вход первого из которых соединен с входной шиной 3, выход - со счетным входом второго делител  2 частоты, информационные входы которого соединены с кодовой шиной 4, выход с выходной шиной 5, а выходы разр дов подключены поразр дно к информационным входам первого делител  1 частоты. При этом первый и второй делители 1 и 2 частоты выполнены в. виде п-разр дных вычитаю- щих счетчиков 6-1 и 6-2 импульсов, выход заема которых соединен с входом записи через элементы 7-1 и 7-2 задержки, причем врем  задержки элемента 7-2 задержки больше времени задержки элемента 7-1 задержки. Вычитающие входы счетчиков 6-1 и 6-2 импульсов соединены со счетными входами соответственно первого и второго делителей 1 и 2 частоты, выходы которых соединены с выходами з.аема соответствующих счетчиков импульсов. Информационные входы счетчиков 6-1 и 6-2 импульсов соединены с информационными входами соответственно первого и второго делителей 1 и 2 часто
ты, выходы разр дов последнего из которых соединены с соответствующими выходами разр дов счетчика 6-2 импульсов .
Управл емый делитель частоты работает следующим образом.
Счетчики 6-1 и 6-2 по вычитающим входам осуществл ют счет по фронту импульса (по изменению уровней с низкого на высокий,,измен   состо ни  их разр дов)., но нулевой уровень сигнала на выходе заема формируетс  при нулевом уровне сигнала на вычитающем
в.ходе.
Предположим, что на шине 4 устано лен (дес тичньш) код. Пусть в некото рьш момент времени на выходаз всех разр дов счетчиков 6-1 и 6-2 уста
С 5 о
5
навливаютс  низкие (нулевые логические ) уровни. Низкий уровень импульса на шине 3 поступает на вычитающий вход счетчика 6-1 и вызывает по вление низкого уровн  на выходе заема этого счетчика, который поступает на вычитающий вход счетчика 6-2. После этого устанавливаетс  низкий уровень и на выходе заема счетчика 6-2. Таким образом на шине 5 формируетс  начало выходного импульса устройства.
Сигнал с выхода заема счетчика 6-1 поступает также через элемент 7-1, задержива сь в нем на врем  , , на вход записи счетчика 6-1 и производит запись в него кода, имеющегос  на его информационных входах. Так как на выходах разр дов счетчика 6-2 нулевые уровни, то состо ние разр дов счетчика 6-1 на измен етс . Сигнал с выхода заема счетчика 6-2 поступает через элемент 7-2, задержива сь в нем на врем  о , на вход з-аписи этого же счетчика и производит запись в него кода с шины 4, который одновременно записываетс  в счетчик 6-1. Через врем , равное времени по влени  ненулевых сигналов на выходах разр дов счетчика 6-2, возникает перепад с низкого в высокий уровень на выходе заема этого счетчика. Таким образом на шине 5 завершаетс  формирование выходного импульса уст - рсйства. Аналогичный перепад сигнала возникает и на выходе заема счетчика 6-1. Через врем  ,
и
С.
40
45
50
J5
высокий уровень сигнала по вл етс  и на входах записи-соответственно счетчиков 6-1 и 6-2, разреша  их работу в счетном режиме. По вление фронта сигнала с выхода заема счетчика 6-1 на вычитающем входе счетчика 6-2 не приводит к изменению состо ни  разр дов последнего, так как врем  Г выбираетс  заведомо большим времени
1
С приходом по шине 3 первого импульса (фронта) на вычитающий вход счетчика 6-1 содержимое этого счетчика уменьшаетс  на единицу и становитс  равным единице. С приходом же по шине 3 второго импульса содержимое счетчика 6-1 становитс  равным нулю, а по вление на шине 3 низкого уровн  приводит к по влению такого же уровн  на выходе заема счетчика 6-1, что через врем  1: обеспечивает запись в него (прежнего) кода с выходов разр дов счетчика 6-2. После этого на выходе заема счетчика 6-1 формируетс  фронт сигнала, поступающий на вычитающий вход счетчика 6-2, что приводит к уменьшению его содержимого до единицы.
Работа устройства при поступлении на шину 3 третьего входного импульса аналогична работе в момент поступлени  первого входного импульса , а четвертого и п того - работе в момент поступлени  второго входного импульса. В момент по влени  низкого уровн  на шине 3 после поступлени  п того входного импульса на шине 5 начинаетс  формирование выходного импульса, а счетчики 6-1 и 6-2 устанавливаютс  в исходное состо ние (их содержимое становитс  равным двум). Далее работа устройства повтор етс .
Составитель А.Соколов Редактор Н.Яцола Техред Л.Олийнык Корректор В.Романенко
Заказ 1618/56
Тираж 880
ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска  наб., д, 4/5
Производственно-издательский комбинат Патент, г.Ужгород, ул. Гагарина,101
В общем случае коэффициент делени  устройства равен K,(N+3) N/2, где N - значение кода в дес тичном счислении ) на шине 4.

Claims (1)

  1. Формула изобретени 
    Управл емый делитель частоты по а вт.св. № 1100730, отличающийс  тем, что, с целью увеличени  коэффициента делени , первый и второй делители частоты выполнены в виде п-разр дного вычитающего счетчика импульсов, выход заема которого соединен с входом записи через элемент задержки, при этом врем  задержки элемента задержки второго делител  частоты больше времени задержки элемента задержки первого делител  частоты.
    Подписное
SU874171120A 1987-01-04 1987-01-04 Управл емый делитель частоты SU1471309A2 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU874171120A SU1471309A2 (ru) 1987-01-04 1987-01-04 Управл емый делитель частоты

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU874171120A SU1471309A2 (ru) 1987-01-04 1987-01-04 Управл емый делитель частоты

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
SU1100730 Addition

Publications (1)

Publication Number Publication Date
SU1471309A2 true SU1471309A2 (ru) 1989-04-07

Family

ID=21276585

Family Applications (1)

Application Number Title Priority Date Filing Date
SU874171120A SU1471309A2 (ru) 1987-01-04 1987-01-04 Управл емый делитель частоты

Country Status (1)

Country Link
SU (1) SU1471309A2 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР №1100730, кл. Н 03 К 23/66, 17.11.80. *

Similar Documents

Publication Publication Date Title
US4229699A (en) Multiple clock selection system
JPH0664099B2 (ja) デジタル位相計回路
GB1257066A (ru)
SU1471309A2 (ru) Управл емый делитель частоты
US2970759A (en) Absolute value reversible counter
US4149258A (en) Digital filter system having filters synchronized by the same clock signal
CA1160695A (en) Programmable counter circuit
JPS585540B2 (ja) タジユウカカイロ
JP2659186B2 (ja) デイジタル可変分周回路
JPH0763135B2 (ja) 半導体集積論理回路
US4164712A (en) Continuous counting system
JP3389292B2 (ja) 分周回路
US3493734A (en) Automatic line integrator
JP2924030B2 (ja) クロック信号選択回路
KR920000698Y1 (ko) 클럭 소스 선택시 글리치 제거회로
SU748878A1 (ru) Распределитель импульсов
SU1653154A1 (ru) Делитель частоты
SU1298899A1 (ru) Программируемый делитель частоты
JPS6416013A (en) Clock distribution circuit
SU1709269A1 (ru) Цифровой линейный интерпол тор
SU839067A1 (ru) Делитель частоты с любым целочис-лЕННыМ КОэффициЕНТОМ дЕлЕНи
SU390671A1 (ru) ВСЕСОЮЗНАЯ RATXt* !'!•'!'» ••'t"';.';?!^::ii;^if и
SU1649531A1 (ru) Устройство поиска числа
SU849495A1 (ru) Делитель частоты следовани им-пульСОВ HA ТРи
SU780202A1 (ru) Пересчетное устройство