JPH0664099B2 - デジタル位相計回路 - Google Patents
デジタル位相計回路Info
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- JPH0664099B2 JPH0664099B2 JP61293582A JP29358286A JPH0664099B2 JP H0664099 B2 JPH0664099 B2 JP H0664099B2 JP 61293582 A JP61293582 A JP 61293582A JP 29358286 A JP29358286 A JP 29358286A JP H0664099 B2 JPH0664099 B2 JP H0664099B2
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R25/08—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents by counting of standard pulses
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- Manipulation Of Pulses (AREA)
- Measurement Of Unknown Time Intervals (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、第１のクロック信号パルスの縁部と第２の
クロック信号パルスの縁部との間の位相差を決定するデ
ジタル位相計回路に関するものである。
クロック信号パルスの縁部との間の位相差を決定するデ
ジタル位相計回路に関するものである。
［従来の技術］ ヨーロッパ特許公報EP−A1−0122491号公報には上記の
ような形式のデジタル位相計回路が記載されている。こ
のデジタル位相計回路においては、第１のクロック信号
パルスはテレビジョン受像機の水平偏向回路の水平フラ
イバックパルスから導出され、それと送信された位相基
準パルスから導出された第２のクロック信号パルスとの
間の位相差が決定される。従来の位相計回路は、水平フ
ライバックパルスの繰返し速度の多重倍の繰返し速度で
クロックされなければならないＡ／Ｄコンバータと、こ
のＡ／Ｄコンバータに後続するスイッチング可能な乗算
装置と、クロック積分装置とを備えている。
ような形式のデジタル位相計回路が記載されている。こ
のデジタル位相計回路においては、第１のクロック信号
パルスはテレビジョン受像機の水平偏向回路の水平フラ
イバックパルスから導出され、それと送信された位相基
準パルスから導出された第２のクロック信号パルスとの
間の位相差が決定される。従来の位相計回路は、水平フ
ライバックパルスの繰返し速度の多重倍の繰返し速度で
クロックされなければならないＡ／Ｄコンバータと、こ
のＡ／Ｄコンバータに後続するスイッチング可能な乗算
装置と、クロック積分装置とを備えている。
［発明が解決すべき問題点］ 前記のような従来の回路は集積回路として構成する場合
に大きいチップ面積を必要する前記のような回路部品を
使用するために、集積回路のチップ面積が大きくなりす
ぎて集積回路として実用化することが困難である。また
その位相決定速度も充分満足すべきものではない。
に大きいチップ面積を必要する前記のような回路部品を
使用するために、集積回路のチップ面積が大きくなりす
ぎて集積回路として実用化することが困難である。また
その位相決定速度も充分満足すべきものではない。
本発明の目的は、モノリシック集積に適しており、集積
回路チップ上で必要な面積が制限されるように従来の回
路よりも回路の量が少なく、第２のクロック信号パルス
の入力後比較的短い時間で位相を決定することのできる
デジタル位相計回路を提供することである。
回路チップ上で必要な面積が制限されるように従来の回
路よりも回路の量が少なく、第２のクロック信号パルス
の入力後比較的短い時間で位相を決定することのできる
デジタル位相計回路を提供することである。
［問題点解決のための手段］ この目的は、本発明のデジタル位相計回路によって達成
される。
される。
本発明は、第１のクロック信号パルスの縁部と第２のク
ロック信号パルスの縁部との間の位相差を決定するデジ
タル位相計回路において、 入力として第２のクロック信号を供給される分周回路
と、直列接続されたｍ個の遅延素子から構成され、その
入力部が分周回路の出力部に接続されている遅延ライン
と、それぞれｍ個のセルから構成された第１および第２
のレジスタと、ｍ個の排他的オアゲートと、加算装置と
を具備し、ｋを１からｍの範囲で変化する整数として、
第１および第２のレジスタのｋ番目のセルの入力部は前
記遅延ラインの対応するｋ番目の遅延素子の出力部に接
続され、ｋ番目の排他的オアゲートの第１の入力部は第
１のレジスタの対応するｋ番目のセルの出力部に接続さ
れ、ｋ番目の排他的オアゲートの第２の入力部は第２の
レジスタの対応するｋ番目のセルの出力部に接続され、
第１のレジスタのクロック入力部は第１のクロック信号
を供給されてそのクロックに応じて各セルが対応する各
遅延素子の出力を記憶し、第２のレジスタのクロック入
力部は分周回路の出力信号を供給されてそのクロックに
応じて各セルが対応する各遅延素子の出力を記憶し、加
算装置はそのｍ個の入力部がｍ個の排他的オアゲートの
それぞれ１つの出力部に接続されて排他的オアゲートか
ら出力される１の和の２進数を出力し、第１のレジスタ
の第１のセルの出力部はその出力信号を２つのクロック
信号の進相遅相の判別に使用するために加算装置に接続
されていることを特徴とする。
ロック信号パルスの縁部との間の位相差を決定するデジ
タル位相計回路において、 入力として第２のクロック信号を供給される分周回路
と、直列接続されたｍ個の遅延素子から構成され、その
入力部が分周回路の出力部に接続されている遅延ライン
と、それぞれｍ個のセルから構成された第１および第２
のレジスタと、ｍ個の排他的オアゲートと、加算装置と
を具備し、ｋを１からｍの範囲で変化する整数として、
第１および第２のレジスタのｋ番目のセルの入力部は前
記遅延ラインの対応するｋ番目の遅延素子の出力部に接
続され、ｋ番目の排他的オアゲートの第１の入力部は第
１のレジスタの対応するｋ番目のセルの出力部に接続さ
れ、ｋ番目の排他的オアゲートの第２の入力部は第２の
レジスタの対応するｋ番目のセルの出力部に接続され、
第１のレジスタのクロック入力部は第１のクロック信号
を供給されてそのクロックに応じて各セルが対応する各
遅延素子の出力を記憶し、第２のレジスタのクロック入
力部は分周回路の出力信号を供給されてそのクロックに
応じて各セルが対応する各遅延素子の出力を記憶し、加
算装置はそのｍ個の入力部がｍ個の排他的オアゲートの
それぞれ１つの出力部に接続されて排他的オアゲートか
ら出力される１の和の２進数を出力し、第１のレジスタ
の第１のセルの出力部はその出力信号を２つのクロック
信号の進相遅相の判別に使用するために加算装置に接続
されていることを特徴とする。
この発明のデジタル位相計回路で使用する遅延素子等の
個数ｍは、位相決定の精度、すなわち判別できる最低の
位相変化のステップの大きさによって決定され、ステッ
プの大きさが２π／ｍとなるようにｍの値が定められ
る。デジタル位相計であるから２進数で簡単に表すこと
ができることが好ましいためｍは、ｎを整数として２の
ｎ乗で表されるような値に選定することが好ましく、加
算装置はｍまでの任意の数値を表すことのできるｎビッ
ト信号として２進信号を出力するものが好ましい。
個数ｍは、位相決定の精度、すなわち判別できる最低の
位相変化のステップの大きさによって決定され、ステッ
プの大きさが２π／ｍとなるようにｍの値が定められ
る。デジタル位相計であるから２進数で簡単に表すこと
ができることが好ましいためｍは、ｎを整数として２の
ｎ乗で表されるような値に選定することが好ましく、加
算装置はｍまでの任意の数値を表すことのできるｎビッ
ト信号として２進信号を出力するものが好ましい。
この発明のデジタル位相計回路の部品は通常の集積可能
な回路、すなわち、分周回路、周知の設計の遅延素子、
通常の構造のレジスタ、２進加算器で構成されるような
通常の加算装置および構成が周知の排他的オアゲートで
あり、これらの各部品についてここで詳しく説明する必
要はない。例えば排他的オアゲートはPCT公開公報WO85
／02957号公報に記載されているようなゲートでよい。
な回路、すなわち、分周回路、周知の設計の遅延素子、
通常の構造のレジスタ、２進加算器で構成されるような
通常の加算装置および構成が周知の排他的オアゲートで
あり、これらの各部品についてここで詳しく説明する必
要はない。例えば排他的オアゲートはPCT公開公報WO85
／02957号公報に記載されているようなゲートでよい。
［実施例］ 以下添付図面を参照に実施例を説明する。
第１図はこの発明のデジタル位相計回路の１実施例のブ
ロック図を示し、これはモノリシック集積に適してお
り、集積回路チップ上の面積も比較的小さい。クロック
信号Ck2（以下第２のクロック信号という）は例えばJK
フリップフロップで構成された分周回路FFを介して遅延
ラインＶに供給される。第２図に示されているように分
周回路FFの出力Ck2′は第２のクロック信号パルスCk2毎
に反転されて１／２に分周されており、第２のクロック
信号パルスCk2毎に交互に１レベルと０レベルが繰返さ
れ、第２のクロック信号パルスCk2の１周期T2＝１／f2
の期間は連続して１レベルに維持される。遅延ラインＶ
はそれぞれ遅延時間τを生じるｍ個の遅延素子Vc1…Vcm
より構成されている。ｍは前述のように位相決定の精度
によって定められ、２π／ｍが最低の弁別できる位相ス
テップとなるように選定され、このｍに対してτはｍτ
＝T2となるように選定される。もしも、この発明がテレ
ビジョン受像機中で使用されるのであれば、この遅延τ
は1.5乃至3.5ns（ナノ秒）の範囲であることが好まし
い。第２のレジスタR2はｍ個のセルから構成され、各セ
ルの入力部はそれぞれ対応する順番の遅延素子Vc1…Vcm
の出力部に接続されている。またそのクロック入力は周
波数分割回路FFの出力に接続され、遅延ラインＶの内容
は第２のクロック信号Ck2の制御によって第２のレジス
タR2の対応するｍ個のセルR21…R2mの列中に転送され
る。したがって、前記のような分周回路FFの出力信号Ck
2′の連続して１レベルにある１クロック周期の終りに
遅延ラインＶの各遅延素子Vc1…Vcmの出力部にある信号
が第２のレジスタR2のｍ個のセルR21…R2mの列中に転送
されると、このとき遅延ラインＶの入力部に供給された
このクロック周期における最初の１レベルが最後の遅延
素子Vcmに到達し、またこのクロック周期の最後の１レ
ベルが最初の遅延素子Vc1に入力された状態であるか
ら、第２のレジスタR2の各セルには全て１が記録され、
これが基準信号となる。一方、第１のレジスタR1もｍ個
のセルから構成され、各セルの入力部はそれぞれ対応す
る順位の遅延素子Vc1…Vcmの出力部に接続されている。
第１のレジスタR1のセルR11乃至R1mは第１のクロック信
号Ck1によってクロックされ、それによって遅延ライン
Ｖの内容が第１のレジスタR1中に書き込まれる。第１の
クロック信号Ck1が第２のクロック信号Ck2と位相がずれ
ている場合には、例えば第１のクロック信号Ck1が第２
のクロック信号Ck2の位相より進んでいると遅延ライン
Ｖでは１レベルが最後の遅延素子Vcmに到達するよりも
前に各遅延素子の出力が第１のレジスタR1の各セルR11
乃至R1mに転送される。このとき位相のずれに対応した
個数だけ遅延ラインＶの最後の部分の遅延素子は１が到
達していないので０レベルにあり、その状態で各セルR1
1乃至R1mに転送される。また第１のクロック信号Ck1が
第２のクロック信号Ck2の位相より遅れていると、遅延
ラインＶでは入力された最後の１レベルが遅延ラインＶ
の最初の部分にある遅延素子から移動してそれらの遅延
素子の出力部が０レベル状態となり、その状態でその内
容が第１のレジスタR1の各セルR11乃至R1mに転送され
る。したがって２つのクロック信号の位相がずれている
と第１のレジスタR1中にはその初め或いは終りの部分で
０レベルを記憶しているセルが存在することになる。
ロック図を示し、これはモノリシック集積に適してお
り、集積回路チップ上の面積も比較的小さい。クロック
信号Ck2（以下第２のクロック信号という）は例えばJK
フリップフロップで構成された分周回路FFを介して遅延
ラインＶに供給される。第２図に示されているように分
周回路FFの出力Ck2′は第２のクロック信号パルスCk2毎
に反転されて１／２に分周されており、第２のクロック
信号パルスCk2毎に交互に１レベルと０レベルが繰返さ
れ、第２のクロック信号パルスCk2の１周期T2＝１／f2
の期間は連続して１レベルに維持される。遅延ラインＶ
はそれぞれ遅延時間τを生じるｍ個の遅延素子Vc1…Vcm
より構成されている。ｍは前述のように位相決定の精度
によって定められ、２π／ｍが最低の弁別できる位相ス
テップとなるように選定され、このｍに対してτはｍτ
＝T2となるように選定される。もしも、この発明がテレ
ビジョン受像機中で使用されるのであれば、この遅延τ
は1.5乃至3.5ns（ナノ秒）の範囲であることが好まし
い。第２のレジスタR2はｍ個のセルから構成され、各セ
ルの入力部はそれぞれ対応する順番の遅延素子Vc1…Vcm
の出力部に接続されている。またそのクロック入力は周
波数分割回路FFの出力に接続され、遅延ラインＶの内容
は第２のクロック信号Ck2の制御によって第２のレジス
タR2の対応するｍ個のセルR21…R2mの列中に転送され
る。したがって、前記のような分周回路FFの出力信号Ck
2′の連続して１レベルにある１クロック周期の終りに
遅延ラインＶの各遅延素子Vc1…Vcmの出力部にある信号
が第２のレジスタR2のｍ個のセルR21…R2mの列中に転送
されると、このとき遅延ラインＶの入力部に供給された
このクロック周期における最初の１レベルが最後の遅延
素子Vcmに到達し、またこのクロック周期の最後の１レ
ベルが最初の遅延素子Vc1に入力された状態であるか
ら、第２のレジスタR2の各セルには全て１が記録され、
これが基準信号となる。一方、第１のレジスタR1もｍ個
のセルから構成され、各セルの入力部はそれぞれ対応す
る順位の遅延素子Vc1…Vcmの出力部に接続されている。
第１のレジスタR1のセルR11乃至R1mは第１のクロック信
号Ck1によってクロックされ、それによって遅延ライン
Ｖの内容が第１のレジスタR1中に書き込まれる。第１の
クロック信号Ck1が第２のクロック信号Ck2と位相がずれ
ている場合には、例えば第１のクロック信号Ck1が第２
のクロック信号Ck2の位相より進んでいると遅延ライン
Ｖでは１レベルが最後の遅延素子Vcmに到達するよりも
前に各遅延素子の出力が第１のレジスタR1の各セルR11
乃至R1mに転送される。このとき位相のずれに対応した
個数だけ遅延ラインＶの最後の部分の遅延素子は１が到
達していないので０レベルにあり、その状態で各セルR1
1乃至R1mに転送される。また第１のクロック信号Ck1が
第２のクロック信号Ck2の位相より遅れていると、遅延
ラインＶでは入力された最後の１レベルが遅延ラインＶ
の最初の部分にある遅延素子から移動してそれらの遅延
素子の出力部が０レベル状態となり、その状態でその内
容が第１のレジスタR1の各セルR11乃至R1mに転送され
る。したがって２つのクロック信号の位相がずれている
と第１のレジスタR1中にはその初め或いは終りの部分で
０レベルを記憶しているセルが存在することになる。
この発明によるデジタル位相計回路はさらに排他的オア
ゲートG1乃至Gmを備えている。ｋを１からｍまで変化す
る整数値としてｋ番目の排他的オアゲートGkの第１の入
力部１は第１のレジスタR1の対応するｋ番目のセルR1k
の出力部に接続され、第２の入力部２は第２のレジスタ
R2の対応するｌ番目のセルR2kの出力部に接続されてい
る。第１のレジスタR1および第２のレジスタR2の各セル
対R1k,R2kの出力はこのように排他的オアゲートによっ
て結合されるため、排他的オアゲートG1乃至Gmはそれら
の入力信号が異なるとき論理１を出力する。前記のよう
に第２のレジスタR2の各セルには全て１が記憶されてい
るが、第１のレジスタR1では第１のクロック信号Ck1と
第２のクロック信号Ck2とに位相差が存在する場合には
０の記憶されているセルが存在する。したがってそのよ
うなセルと接続されている排他的オアゲートでは１が出
力される。
ゲートG1乃至Gmを備えている。ｋを１からｍまで変化す
る整数値としてｋ番目の排他的オアゲートGkの第１の入
力部１は第１のレジスタR1の対応するｋ番目のセルR1k
の出力部に接続され、第２の入力部２は第２のレジスタ
R2の対応するｌ番目のセルR2kの出力部に接続されてい
る。第１のレジスタR1および第２のレジスタR2の各セル
対R1k,R2kの出力はこのように排他的オアゲートによっ
て結合されるため、排他的オアゲートG1乃至Gmはそれら
の入力信号が異なるとき論理１を出力する。前記のよう
に第２のレジスタR2の各セルには全て１が記憶されてい
るが、第１のレジスタR1では第１のクロック信号Ck1と
第２のクロック信号Ck2とに位相差が存在する場合には
０の記憶されているセルが存在する。したがってそのよ
うなセルと接続されている排他的オアゲートでは１が出
力される。
この発明によるデジタル位相計回路はさらに加算装置Ma
を備えている。この加算装置Maは２進加算器により構成
され、それは良く知られたツリー構想（キャリー・セイ
ブ加算器）に構成するとよい。加算装置Maはｍ個の入力
部を有し、それらの各入力部はそれぞれ排他的オアゲー
トG1乃至Gmの１つの出力部に接続されてそれから入力さ
れる論理１を合計する。したがって１を出力した排他的
オアゲートの数に等しい数が加算結果として得られる。
この値を例えばＸとするとそれは第１のクロック信号Ck
1と第２のクロック信号Ck2との位相差を示している（Ｘ
τが２つのパルスの時間差に相当する）。もしも、クロ
ック信号Ck1,Ck2が同じ位相であれば排他的オアゲートG
1乃至Gmの全ての入力が同じとなり加算結果はゼロであ
る。加算装置Maはこのような加算結果を２進数として出
力する。Ｘはｍより大きくなることはないから、前記の
ようにｍを２のｎ乗に選定しておけばｎビットで出力信
号の値を表すことができる。
を備えている。この加算装置Maは２進加算器により構成
され、それは良く知られたツリー構想（キャリー・セイ
ブ加算器）に構成するとよい。加算装置Maはｍ個の入力
部を有し、それらの各入力部はそれぞれ排他的オアゲー
トG1乃至Gmの１つの出力部に接続されてそれから入力さ
れる論理１を合計する。したがって１を出力した排他的
オアゲートの数に等しい数が加算結果として得られる。
この値を例えばＸとするとそれは第１のクロック信号Ck
1と第２のクロック信号Ck2との位相差を示している（Ｘ
τが２つのパルスの時間差に相当する）。もしも、クロ
ック信号Ck1,Ck2が同じ位相であれば排他的オアゲートG
1乃至Gmの全ての入力が同じとなり加算結果はゼロであ
る。加算装置Maはこのような加算結果を２進数として出
力する。Ｘはｍより大きくなることはないから、前記の
ようにｍを２のｎ乗に選定しておけばｎビットで出力信
号の値を表すことができる。
しかしながら、上記のような構成では第１のクロック信
号Ck1が第２のクロック信号Ck2に対して進相であっても
遅相であっても位相差が同じであれば同じ値Ｘが出力さ
れる。そこで進相値相を判別するための制御信号Ctがラ
インLtにより加算装置Maに供給される。この制御信号Ct
は第１の排他的アオゲートG1の第１の入力１、すなわち
第１のレジスタR1の第１のセルR11の出力に生じるゼロ
遅延の信号である。この第１のレジスタR1の第１のセル
R11は進相か遅相かによってレベルが１か０かが定ま
る。したがってこれを加算装置Maにおいて判別に使用す
ることができる。この制御信号に基づいて、例えば、Ｘ
を加算装置Maの入力における論理１の数としたとき出力
Ａにおける２進信号Ｂを次のように設定することができ
る。
号Ck1が第２のクロック信号Ck2に対して進相であっても
遅相であっても位相差が同じであれば同じ値Ｘが出力さ
れる。そこで進相値相を判別するための制御信号Ctがラ
インLtにより加算装置Maに供給される。この制御信号Ct
は第１の排他的アオゲートG1の第１の入力１、すなわち
第１のレジスタR1の第１のセルR11の出力に生じるゼロ
遅延の信号である。この第１のレジスタR1の第１のセル
R11は進相か遅相かによってレベルが１か０かが定ま
る。したがってこれを加算装置Maにおいて判別に使用す
ることができる。この制御信号に基づいて、例えば、Ｘ
を加算装置Maの入力における論理１の数としたとき出力
Ａにおける２進信号Ｂを次のように設定することができ
る。
Ct＝１であれば、Ｂ＝Ｘ Ct＝０であれば、Ｂ＝ｍ−Ｘ である。
後者は進相の場合には１つ前のパルスからの位相の遅れ
として表すことによって全て一方のパルスに対する他方
のパルスの遅れの位相として処理したものである。
として表すことによって全て一方のパルスに対する他方
のパルスの遅れの位相として処理したものである。
前に述べたように、遅延ラインＶの遅延素子の数、レジ
スタR1,R2のセルの数および排他的オアゲートG1乃至Gm
の数ｍは２のｎ乗に等しく選定される。加算装置Maの出
力のビット数はｎに等しく、例えばもしもＸ＝0,m−０
＝ｍであれば、オーバーフローは考慮に入れない。Ｘは
ｎビットの２進数で表され、第２のクロック信号Ck2の
周期T2の２πＸ／ｍの位相値を導出することができる。
したがって２π／ｍの位相ステップで正確に位相を決定
することができる。
スタR1,R2のセルの数および排他的オアゲートG1乃至Gm
の数ｍは２のｎ乗に等しく選定される。加算装置Maの出
力のビット数はｎに等しく、例えばもしもＸ＝0,m−０
＝ｍであれば、オーバーフローは考慮に入れない。Ｘは
ｎビットの２進数で表され、第２のクロック信号Ck2の
周期T2の２πＸ／ｍの位相値を導出することができる。
したがって２π／ｍの位相ステップで正確に位相を決定
することができる。
第２図は、ｎ＝２、したがってｍ＝４とした場合のデジ
タル位相計回路のいくつかの代表的状態および加算装置
Maの出力Ａに得られたデジタル値を示している。それは
入力にクロックパルスCk2が供給され、出力に遅延ライ
ンＶの入力に供給され、また第２のレジスタR2をクロッ
クするクロックパルスCk2′を出力する分周回路FFの動
作を示している。第２図はまた位相位置が０゜,90゜,18
0゜,270゜のときの多重加算装置Maの出力Ａに得られた
信号を示している。しかしながら、この図ではｍ＝４を
使用したが、それは説明上図面を簡単にするためのもの
であって、一般的にはｍは４よりもずっと大きい値が使
用され、例えばデジタルテレビジョン装置における実際
の応用の場合にはｍ＝２６＝64を使用することによって
充分の精度で位相を決定することができる。遅延ライン
Ｖはクロックされないゲートによって構成される。
タル位相計回路のいくつかの代表的状態および加算装置
Maの出力Ａに得られたデジタル値を示している。それは
入力にクロックパルスCk2が供給され、出力に遅延ライ
ンＶの入力に供給され、また第２のレジスタR2をクロッ
クするクロックパルスCk2′を出力する分周回路FFの動
作を示している。第２図はまた位相位置が０゜,90゜,18
0゜,270゜のときの多重加算装置Maの出力Ａに得られた
信号を示している。しかしながら、この図ではｍ＝４を
使用したが、それは説明上図面を簡単にするためのもの
であって、一般的にはｍは４よりもずっと大きい値が使
用され、例えばデジタルテレビジョン装置における実際
の応用の場合にはｍ＝２６＝64を使用することによって
充分の精度で位相を決定することができる。遅延ライン
Ｖはクロックされないゲートによって構成される。
３μHMOS技術、すなわち３μｍの幅の導体を使用する集
積回路技術によって第１図に示したデジタル位相計回路
を構成する場合には1.7mm２の面積が必要である。
積回路技術によって第１図に示したデジタル位相計回路
を構成する場合には1.7mm２の面積が必要である。
［発明の効果］ 本発明の位相計回路は、上記のようにｍ個の素子よりな
る遅延ラインと、ｍ個のセルよりなる２つのレジスタ
と、ｍ個の排他的オアゲートと、加算装置とによって構
成されているため構成が簡単で、しかも集積するのに適
した部品のみであるために集積回路として構成するのが
容易であり、チップ面積も小さくて済む。
る遅延ラインと、ｍ個のセルよりなる２つのレジスタ
と、ｍ個の排他的オアゲートと、加算装置とによって構
成されているため構成が簡単で、しかも集積するのに適
した部品のみであるために集積回路として構成するのが
容易であり、チップ面積も小さくて済む。
さらに第２のクロック信号パルスの入力後この第２のク
ロック信号の周期の１周期の終りに遅延ラインからの入
力により第２のレジスタに記憶させてそれと第１のレジ
スタの記憶状態とを比較して位相を決定するから第２の
クロック信号の入力後この第２のクロック信号の２周期
以内の期間に位相決定ができるため従来の装置に比較し
て短時間に位相決定を行うことができる。
ロック信号の周期の１周期の終りに遅延ラインからの入
力により第２のレジスタに記憶させてそれと第１のレジ
スタの記憶状態とを比較して位相を決定するから第２の
クロック信号の入力後この第２のクロック信号の２周期
以内の期間に位相決定ができるため従来の装置に比較し
て短時間に位相決定を行うことができる。
第１図はこの発明のデジタル位相計回路の１実施例のブ
ロック図であり、第２図はこの発明のデジタル位相計回
路の動作説明図である。 FF……分周回路、Ｖ……遅延ライン、R1,R2……レジス
タ、G1〜Gm……排他的オアゲート、Ma……加算装置、Ck
1,Ck2……クロック。
ロック図であり、第２図はこの発明のデジタル位相計回
路の動作説明図である。 FF……分周回路、Ｖ……遅延ライン、R1,R2……レジス
タ、G1〜Gm……排他的オアゲート、Ma……加算装置、Ck
1,Ck2……クロック。
Claims (2)
- 【請求項１】第１のクロック信号パルスの縁部と第２の
クロック信号パルスの縁部との間の位相差を決定するデ
ジタル位相計回路において、 入力として第２のクロック信号を供給される分周回路
と、直列接続されたｍ個の遅延素子から構成され、その
入力部が前記分周回路の出力部に接続されている遅延ラ
インと、 それぞれｍ個のセルから構成された第１および第２のレ
ジスタと、 ｍ個の排他的オアゲートと、 加算装置とを具備し、 ｋを１からｍの範囲で変化する整数として、第１および
第２のレジスタのｋ番目のセルの入力部は前記遅延ライ
ンの対応するｋ番目の遅延素子の出力部に接続され、 ｋ番目の排他的オアゲートの第１の入力部は第１のレジ
スタの対応するｋ番目のセルの出力部に接続され、ｋ番
目の排他的オアゲートの第２の入力部は第２のレジスタ
の対応するｋ番目のセルの出力部に接続され、 第１のレジスタのクロック入力部は第１のクロック信号
を供給されてそのクロックに応じて各セルが対応する各
遅延素子の出力を記憶し、 第２のレジスタのクロック入力部は分周回路の出力信号
を供給されてそのクロックに応じて各セルが対応する各
遅延素子の出力を記憶し、 前記加算装置はそのｍ個の入力部が前記ｍ個の排他的オ
アゲートのそれぞれ１つの出力部に接続されて排他的オ
アゲートから出力される１の和の２進数を出力し、第１
のレジスタの第１のセルの出力部はその出力信号を２つ
のクロック信号の進相遅相の判別に使用するために加算
装置に接続されていることを特徴とするデジタル位相計
回路。 - 【請求項２】ｍ個の遅延素子と、ｍ個のレジスタセルと
ｍ個の排他的オアゲートの個数ｍはｎを整数として２の
ｎ乗に等しいことを特徴とする特許請求の範囲第１項記
載のデジタル位相計回路。
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|---|---|---|---|
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