SU1001098A1 - Умножитель частоты следовани импульсов - Google Patents

Description

1

Изобретение относитс  к автоматике и вычислительной технике и может найти применение при обработке информации , представленной частотноимпульсными последовательност ми,

Известен умножитель частоты, содержащий генератор тактовых импульсов , делители частоты, счетчики, регистры, преобразователь код-код, сумматоры, триггер, блок сравнени  кодов, элементы И и ИЛИ и блок синхронизации D

Недостатком умножител   вл етс  пониженна  надежность. Наиболее близким к предлагаемому  вл етс  умножитель частоты следовани  импульсов , содержащий регистры, первый из которых подкллчен выходом к первому входу блока сравнени  кодов, а информационным входом - к выходу первого счетчика ,соединенного входом обнулени  с первым входом элемента ИЛИ, первым установочным входом второго счетчика, первым входом первого триггера и с входами обнулени  первого и второго делителей частоты, а счетным входом - с выходом первого делител  частоты, подключенного счетным входом к выходу генератора тактовых импульсов и к первому входу первого элемента И, причем второй счетчик соединен выходом с вторым входом блока сравнени  кодов, а вто-. рым установочным входом - с первым входом второго элемента И и со счетным входом второго делител  частоты, подключенного выходом к второму входу первого триггера, соединенного выходом с вторым входом второго мента И, подключенного выходом к второму входу элемента ИЛИ, выход которого  вл етс  выходом умножител  частоты, а первый вход соединен с шиной ввода умножаемой частоты, управл ющими входами первого и второго регистров и с входом обнулени  третьего регистра, подключенного входом управлени  записью к выходу блока

сравнени  кодов, первому входу второго элемента И и к входу обнулени  блока синхронизации, информационым входом - к выходу сумматора, а выходом - к первому входу сумматора соединенного выходом переполнени  с информационным входом блока синхронизации , а вторым входом - с выходом второго регистра, подключенного информационным входом к выходу первого делител  частоты, соединенного счетным входом с управл ющим входом Слока синхронизации, подключенного выходом к второму входу первого элемента И, выход которого соединен со счетным входом второго счетчика 2 .

Недостатком известного устройств  вл етс  пониженна  надежность функционировани  из-за вр зможности сбо  умножител  при скачкообразном уменьшении периода умножаемого сигнала на временной интервал, численно равный или превышающий текущее значение его периода, поделенного на коэффиц иент умножени , из-за нестабильности длительности выходного импульса блока сравнени  кодов, что также может приводить к возникновению сбоев в работе, а также из-за наличи  такого сложного функционального блока, как сумматор.

Цель изобретени  - повышение надежности умножител  частоты.

Поставленна  цель достигаетс  тем что в умножитель частоты следовани  импульсов, содержащий регистры, первый из которых подключен выходом к первому входу блока сравнени  кодов, а информационным входом - к выходу первого счетчика, соединенного входом обнулени  с первым входом элемента ИЛИ, первым установочным входом второго счетчика, первым входом первого триггера и с входом обнулени  первого и второго делителей частоты, а счетным входом - с выходом первого делител  частоты, подключенного счетным входом к выходу генератора тактовых импульсов и к первому ВХОДУ первого элемента И, причем второй счетчик соединен выходом с вторым входом блока сравнени  кодов, а вторым установочным входом - с первым входом второго элмента И и со счетным входом второго делител  частоты, подключенного выходом к второму входу первого триггера , соединенного выходом с вторым входом второго элемента И, подключенного выходом к второму входу элемента ИЛИ, выход которого  вл етс  выходом умножител  частоты, дополнительно введены преобразователь код-код, второй триггер, третий элемент И и блок управлени , соединенный первым входом с шиной ввода умножаемой частоты, вторым входом - с выходом генератора тактовых импульсов , счетным входом второго счетчика и с синхронизирующим входом второго триггера, первым выходом --с первым входом элемента ИЛИ, вторым

5 выходом - с входами синхронизации записи первого и второго регистров, третьим выходом - с первым входом третьего элемента И, а четвертым вь.1ходом - с управл ющим входом вто0 рого регистра, подключенного информационным входом через преобразователь код-код к выходу первого делител  частоты, выходом - к входу управлени  установкой второго счетчика, а

5 входом синхронизации сдвига - к первому входу второго элемента И и к выходу первого элемента И, соединенного Ьторым входом с выходом второго триггера, подключенного установочным входом к выходу блока сравнени  кодов, а информационным входом к шине логической единицы, причем третий элемент И соединен вторым входом с выходом первого триггера, а выходом - с третьим входом элемента ИЛИ.

При это блок управлени  содержит элементы И, НЕ и регистр сдвига, выполненный на четырех 0-триггерах,. первый из которых соединен информационным входом с первым входом блока управлени , управл ющим входом с вторым входом блока управлени ,

5 входом элемента НЕ и с управл ющим входом второго б-триггера, а пр мым выходом - с первыми входами первого и второго элементов И и с информационным входом третьего -триг0 гера, подключенного управл ющим входом к выходу элемента НЕ и к управл ющему входу четвертого D-триггёра, инверсным выходом - к второму входу первого элемента И, а пр мым выхо5 дом - к первому входу третьего эле- . мента И и к информационному входу второго О тригг|ёра, соединенного инверсным выходом с вторыми входами второго и третьего элементов И, аг пр мым выходом - с первым входом чет вертого элемента И и с информационным входом четвёртого D-триггера, подключенного инверсным выходом к второму входу четвертого элемента И причем выходы первого, второго, третьего , и четвертого элементов И  вл ютс  соответственно третьим, четвертым , вторым и первым выходами бло ка управлени . Кроме того, второй счетчик содержит элементы И, ИЛИ, НЕ и группу триггеров, первый из которых соединен входом обнулени  с выходом первого элемента ИЛИ и с входами обнулени  остальных триггеров, пр мым вы ходом - с первым входом первого элемента И,а инверсным выходом - с первым входом второго элемента И,подклю ченного выходом к первому входу вто ,рого элемента ИЛИ,соединенного вторым входом с выходом первого элемента И,а выходом - со счетным входом второго триггера,причем счетный вход каждого последующего триггера подклю чен к пр мому выходу предыдущего три гера, а второй вход первого элемента соединен с выходом элемента НЕ, вход которого подключен к второму входу второго элемента И и  вл етс  входом управлени  установкой второго счетчи ка, причем входы первого элемента ИЛ  вл ютс  первым и вторым установочными входами второго счетчика, а счетный вход первого триггера - счет ным входом второго счетчика. На фиг. 1 изображена блок-схема умножител  частоты следовани  импульсов; на фиг. 2 - функциональна  схема блока управлени ; на фиг. 3 функциональна  схема второго счетчика . Умножитель частоты следовани  импульсов А фиг. 1 ) содержит генератор 1 тактовых импульсов, первый делитель 2 частоты, первый счетчик 3, первый регистр 4, блок 5 сравнени  кодов, второй счетчик 6, первый элемент И 7, второй делитель 8 частоты первый триггер 9, элемент ИЛИ 10, второй элемент И 11, второй триггер 12, преобразователь 13 код-код, второй регистр }k, третий элемент И 15 и блок 16 управлени . Регистр k подключен выходом к первому входу блока 5 сравнени  кодов, а информационным входом - к выходу счетчика 3 соединенного входом обнулени  с первым входом элемента ИЛИ 10, первым установочным входом счетчика 6, первым входом триггера 9 и с входами обнулени  делителей 2 и 8 частоты , а счетным входом - с выходом делител  2. Делитель 2 подключен счетным входом к выходу генератора 1 и к первому входу элемента И 7. Сметчик 6 соединен выходом с вторым входом блока 5 сравнени  кодов, а вторым установочным входом - с первым входом элемента И 11 и со счетным входом делител  В частоты. Делитель 8 подключен выходом к второму входу триггера 9, соединенного выходом с вторым входом элемента И П, подключенного выходом к второму входу элемента ИЛИ 10, выход которого  вл етс  выходом умножител  частоты. Блок 16 управлени  соединен первым входом 17 с шиной ввода умножаемой частоты, вторым входом 18 - с выходом генератора 1, счетным входом счетчика бис синхронизирующим входом триггера 12, первым выходом 19 с первым входом элемента ИШ 10, вторым выходом 20 - с входами синхронизации записи регистров и , третьим выходом 2Т - с первым входом элемента И 15 а четвертым выходом 22 -с управл ющим входом регистра Ц, Регистр подключен информационным входом через преобразователь 13 кодкод к выходу делител  2 частоты, выходом - к входу управлени  установкой счетчика 6, а входом синхронизаци сдвига - к первому входу элемента И 11 и к выходу элемента И 7. Элемент И 7 соединен вторым входом с выходом триггера 12, подключенного установочным входом к выходу блока 5 сравнени , а информационным входом - к шине логической единицы. Элемент И 15 соединен вторым входом с выходом триггера 9, а выходом - с третьим входом элемента ИЛИ 10. Блок 16 управлени  может быть реализован, например (фиг. 2), на элементах И 23-26, элементе НЕ 27 регистре 28 сдвига, выполненном на четырех (Рттрйггёрах 29-32, первый иЗ которых соединен информационным входом с первым входом 17 блока 16, yntJaB- л ющим входом - с вторым входом 18 блока 1б, входом элемента НЕ 27 и с управл ющим входом второго триггера 30, а пр мым выходом - с первыми входами первого и второго элементов И 23 и 2 и с информационным

10

входом третьепо триггера 31 . Триггер 31 подключен управл ющим входом к выходу элемента НЕ 27 и к управл ющему входу четвертого триггера 32, инверсным выходом - к второму входу элемента И 23, а пр мым выходом - к первому входу третьего элемента И 25 и к информационному входу триггера 30, Триггер 30 соединен инверсным выходом с вторыми входами элементов И 24 и 25, а пр мым выходом - с первым входом четвертбго элемента 26 и с информационным входом триггера 32, Триггер 32 подключен инверсным выходом к второму входу элемента И 26. Выходы элементов И 23-26  вл ютс  соответственно третьим, четвертым, вторым и первым выходами блока 16 управлени . Второй счетчик 6 может быть выполнен, например, содержащим (фиг. З) элементы И 33 и 3, элементы ИЛИ 35 и 36, элемент НЕ 37 и группу триггеров 38, первый из которых соединен входом обнулени  с выходом первого элемента ИЛИ 35 и с входами обнулени  остальных триггеров 38, пр мым выходом - с первым входом первого элемента И 33, а инверсным выходом - с первым входом второго элемента И Выход элемента И З подключен к первому входу второго элемента ИЛИ 36, соединенного вторым входом с выходом элемента И 33, а выходом - со счетным входом второго триггера 38, причем счетный вход каждого последующего триггера 38 подключен к пр мому выходу предыдущего триггера 38. Второй вход элемента И 33 соединен с выходом элемента НЕ 37, вход которого подключен к второму входу элемента И З и  вл етс  входом управлени  установкой счетчика 6, Входы элемента ИЛИ 35  вл ютс  первым и вторым установочными входами счетчика 6, а счетный вход первого триггера - счетным входом счетчика 6.

Умножитель работает следующим образом .

Блок 1б управлени  осуществл ет взаимную синхронизацию импульсных последовательностей с частотами fg (входного сигнала) и f.. (генератора 1). По приходу положительного перепада входного сигнала блок 16 вырабатывает на своих выходах четыре импульсных сигнала, служащих дл  управлени  работой умножител . На вто988

ром выходе 20 блока 16 вырабатываютс  импульсы записи. По спаду этого импульса происходит запись кодов в регистры 14 и 4, на четвертом выходе 22 вырабатываютс  импульсы, управл ющие режимом регистра 14 (запись или сдвиг) ,. на третьем выходе 21 - импульсы, используемые дл  коррекции выходной последовательности

при резком уменьшении периода входного сигнала, на первом выходе 19 импульсы, проход щие на выход умножител  через элемент ИЛИ 10 и одновременно обнул ющие делители 2 и 8,

J счетчики 3 и 6, триггер 9- По спаду импульса на первом выходе 19 блока 16 делитель 2 частоты и счетчик 3 начинают оцифровку периода выходного сигнала.

Тактовые импульсы с выхода генератора 1 поступают через делитель 2 частоты (с коэффициентом делени  К, равным требуемому коэффициенту умно$ жени  умножител ) на вход счетчика 3. Спуст  промежуток времени, равный периоду Tgx умножаемой частоты, в счетчике 3 и в делителе 2 фиксируютс  соответственно цела  и дробна  части от делени  количества N импульсов , поступивших на вход делител  2, на коэффициент К. По окончании первого периода умножаемой частоты результат из делител  2, преобразованный из двоичного кода в позиционный, переноситс  в регистр 14, а результат из счетчика 3 непосредственно переноситс  в регистр 4.

Claims (2)

1. В следующий период счетчик 3 считает аналогично, а результат, записанный в регистре 4, сравниваетс  посредством блока 5 с текущим значением числа импульсов, сосчитанных счетчиком 6, В момент совпадени  кодов и при наличии уровн  логической единицы в тактовой последовательности импульсов на выходе блока 5 вырабатываетс  сигнал уровн  логического нул . Этот сигнал, поступа  на установочный вход триггера 12, опрокидывает его, при этом на выходе триггера вырабатываетс  сигнал логической единицы, который открывает элемент И 7, и на выходе элемента И 7 вырабатываетс  сигнал уровн  логической единицы. Этот сигнал начинает обнул ть счетчик 6. Стоит переброситьс  только одному триггеру счетчика 6, как на выходе блока 5 устанавливаетс  сигнал логической единицы, который приводит триггер 12 в рабочее состо ние. Так как на информационный вход триггера подаетс  сигнал логической единицы, а на вход синх ронизации - импульсы генератора 1 , то на выходе триггера сохран етс  сигнал логической единицы до того момента, пока не произойдет спад та тового импульса периода Т, т.е. в течение времени на выходе эл мента И 7 будет сигнал логической единицы. Tjj может быть подобрано та ким, чтобы успели опрокинутьс  все триггеры счетчика 6. Импульс, сформированный на выход элемента И 7, проходит на выход умножител  через элементы И 11 и ИЛИ 10. Если в счетчик 6 при его обнуле нии посто нно записываетс  код. числ p iBHoro единице, то импульсы на вых де блока 5 де блока 5 по вл ютс  через интервал времени К цела  часть отношени . В результате на выходе умножител  каждый j-ый импульс по вл етс  с опережением (ошибкой) на врем  tj .j, где - дробна  час отношени . Уменьшение данной ошибки происхо дит следующим образом. Двоичный код AN остатка от делени  с выхода де-лител  2 поступает через преобразователь 13 (двоичного кода в позицио ный) на соответствующие информацион ные входы разр дов регистра 1. Чис ло выходов разр дов преобразовател  13 численно равно (К-1), т.е. числу импульсов блока 5, пропускаемых на выход умножител  в течение периода ВХ первом выходе преобразовател  13 вырабатываетс  сигнал, предназначенный дл  управлени  моментом по влени  первого импульса блока 5 в начале следующего периода Т. втором выходе - моментом по влени  второго импульса блока 5 и т.д. Если требуетс  задержать j-ый импульс блока 5 на врем  Т, то на J-OM выходе преобразовател  13 вырабатываетс  сигнал логической единицы , если не требуетс  задерживать то сигнал логического нул . Совокупность этих сигналов и образует позиционный код, записываемый в регистр 14, в начале каждого периода входного сигнала. Структура преобразовател  13 полностью определ етс  требуемой точностью умножител  и коэффициентом умножител  К. При заданных точности и коэффициенте умножени  К каждому значению остатка /IN соответствует один или несколько возможных вариантов коррекции по влени  (К-1) импульсов блока 5 внутри периода Т0;(. Зависимость уровней сигналов на (К-1) выходах преобразовател  13 в зависимости от остатка 4N может быть легко рассчитана и задана таблично, особенно при мапых значени х К. На основании такой таблицы строитс  преобразователь 13. При простейших методах коррекции преобразователь 13 может быть реализован при помощи монтаменых соединений, в общем случае - при помощи логических элементов типа И-ИЛИ. Максимальна  точность умножител , котора  может быть получена при использовании преобразовател  двоичного кода в позииионный . оавна +-. зиционныи, равна t В начале каждого периода Тд на выходе регистра 14 установлен сигнал с выхода его первой  чейк-и, определ ющий необходимость коррекции первого импульса внутри периода Тд,. Сигнал с выхода регистра 14 поступает на вход управлени  установкой счетчика 6. Если на выходе регистра 14 сигнал уровн  логического нул , то под действием импульсов сброса, поступающих на первый и второй установочные входы, в счетчике 6 устанавливаетс  код числа единица (2) . При этом очередной интервал между импульсами на выходе блока 5 будет равен ли ие на выходе регистра 14 сигнал уровн  логической единицы, то под действием импульсов сброса счетчик 6 обнул етс . При этом очередной интервал между импульсами на выходе блока 5 будет равен (y}fl)T , т.е. происходит задержка выходного импульса умножител  на врем  TQ. Регистр 14 управл етс  импульсами блока 16. В начале каждого периода Т, когда на управл ющий вход регистра 14 поступает высокий уровень сигнала, регистр 14 работает в режиме записи параллельного кода. В течение оставшейс  части периода Т регистр 14 управл етс  низким уровнем сигнала на входе управлени  и работает в режиме сдвига, синхронизируетс  при этом импульсами элемента И 7. В качестве регистра может быт применен универсальный сдвиговый ре гистр из ТЗ+ой серии цифровых интегральных микросхем. По спаду первого импульса элемента И 7 на выходе регистра It устанавливаетс  сигнал с выхода его второй  чейки, определ ющий необходимость коррекции второго импульса внутри данного периода Tg. По спаду второго импульса элемента И 7 на выходе регис ра Т устанавливаетс  код его третьей  чейки и т.д. Таким образом, в течение каждого периода Т„ под действием импульсов элемента И 7 на выходе регистра 1 поочередно устанавливаетс  сигнал всех (К-1)  чеек этого регистра. В результате достигаетс  заложенна  преобразователем 13 точность умножени  в статическом режиме. Дл  синхронизации и прив зки последнего выходного импульса к концу периода умножаемой частоты импульсы с выхода блока 5, сформированные по длительности триггером 12 и элементом И 7, поступают на счетный вход делител  8 с коэффициентом делени  К. Если на счетный вход делител  8 успело поступить К импульсов, а период умножаемой частоты еще не окончилс , то сигнал с выхода делител  закрывает через триггер 9 элемент И 11 и прекращает подачу импульсов на выход умножител . На третьем выходе блока 16 кажды период Tgx вырабатывает импульс, ко торый можот быть назван предпоследним вь1ходным импульсом периода. Это импульс пропускаетс  на выход умнож тел  через элементы И 15 и ИЛИ 10 только в том случае, если к моменту его по влени  на выходе блока 16 на счетный вход делител  8 не успело поступить К иглпульсов с выхода элемента И 7- При единичном скачкообразном уменьшении периода Tg на вход делител  8 до приходаимпульса с третьего выхода не успевает посту пить К импульсов с элемента И 7, поэтому элемент И 15 в этот момент открыт и предпоследний импульс проходит на выход умножител  через эле мент ИЛИ 10. Таким образом,сохран е с  стабильность коэффициента умноже ни  умножител  при скачкообразном Ш ньшении периода Т на величину до -5. Это особенно важно при работе умножител  в составе накапливающего преобразовател  информации дл  датчиков с частотным выходом. Правда при подобных скачках периода нарушаетс  равномерность -следовани  импульсов выходной последовательности, но равномерность восстанавливаетс  уже в следующем периоде Tgx . Таким образом, предлагаемый умножитель по сравнению с прототипом обладает более высокой надежностью, так как он /юзвол ет исключить возможность сбо  при скачкообразном уменьшении периода входного сигнала на величину до . повысить на К дежность работы путем исключени  сбоев, вызываемых нестабильной длительностью импульсов сброса счетчика 6, а также за счет исключени  комбинационного сумматора. Формула изобретени  1. Умножитель частоты следовани  импульсов, содержащий регистры, первый из которых подключен выходом к первому входу блока сравнени  кодов, а инфйрмационным входом - к выходу первого счетчика, соединенного входом обнулени  с первым входом элемента ИЛИ, первым установочным входом второго счетчика, первым входом первого триггера и с входом обнулени  первого и второго делителей частоты, а счетным входом - с выходом первого делител  частоты, подключенного счетным входом к выходу генератора тактовых импульсов и к первому входу первого элемента И, причем второй счетчик соединен выходом с вторым входом блока сравнени  кодов, а вторым установочным входом - с первым входом второго элемента И и со счетным входом второго делител  частоты, подключенного выходом к второму входу первого триггера, соединенного выходом с вторым входом второго элемента И, подключенного выходом к второму входу элемента ИЛИ, выход которого  вл етс  выходом умножител  частоты, отличающийс  тем, что, с целью повышени  надежности умножител  частоты, в него дополнительно введены преобразователь код-код, второй триггер, третий элемент И и блок управлени , соединенныи первым входом с шиной ввода умножаемой частоты, вторым входом - с выходом генератора тактовых импул1 сов , счетным входом второго счетчика и с синхронизирующим входом второго триггера, первым выходом - с первым входом элемента ИЛИ, вторым выходом - с входами синхронизации записи первого и второго регистров, третьим выходом - с первым входом третьего элемента И, а четвертым выходом - с управл ющим входом второго Регистра, подключенного информационным входом через преобразователь код-код к выходу первого делител  частоты, выходом - к входу управлени  установкой второго счетчика, а входом синхронизации сдвига - к первому входу второ го элемента И и к выходу первого элемента И, соединенного вторым входом с выходом второго триггера, подключенного установочным входом к выходу блока сравнени  кодов, а информационным входом - к шине логической единицы, причем третий элемент И сое динен вторым входом с выходом первого триггера, а выходом - с третьим входом элемента ИЛИ. 2, Умножитель по п. 1, о т л и чающийс  тем, что блок управлени  содержит элементы И, НЕ и регистр сдвига, выполненный на четырех О-триггерах, первый из которых соединен информационным входом с первым входом блока управлени , управл ющим входом - с вторым входом блока управлени , входом элемента НЕ и с управл ющим входом второго . D-триггера, а пр мым выходом - с пер выми входами первого и второго элементов И 1 с информационным входом третьего 0-т()иггера, подключенного управл ющим входом к выходу элемента НЕ и к управл ющему входу четвертого D-триггера, инверсным выходом к второму входу первого элемента И, а пр мым выходом - к первому входу третьего элемента И и к информационному входу второго D-триггера, соединенного инверсным выходом с вторыми входами второго и третьего элементов И, а пр мым выходом - с первым входом четвертого элемента И и с информационным входом четвертого D-триггера , подключенного инверсным выходом к второму входу четвертого элемента И, причем выходы первого, второго, третьего и четвертого элементов И  вл ютс  соответственно третьим, четвертым, вторым и первым выходами блока управлени . 3- Умножитель по п. 1, отличающийс  тем, что второй счетчик содержит элементы И, ИЛИ НЕ и группу триггеров, первый из которых соединен входом обнулени  с выходом первого элемента ИЛИ и с входами обнулени  остальных триггеров, пр мым выходом - с первым входом первого элемента И, а инвepc ftlм выходом - с первым входом второго элемента И, подключенного выходом к первому входу второго элемента ИЛИ, соединенного вторым входом с выходом первого элемента И, а выходом - со счетным входом второго триггера, причем счетный вход каждого последующего триггера подключен к пр мому выходу предыдущего триггера, а второй вход первого элемента И соединен с выходом элемента НЕ, вход которого подключен к второму входу второго элемента И и  вл етс  входом управлени  установкой второго счетчика, причем входы первого элемента ИЛИ  вл ютс  первым и вторым установочными входами второго счетчика, а счетный вход первого триггера - счетным входом второго счетчика. Источники информации, прин тые во внимание при экспертизе 1, Авторское свидетельство СССР по за вке ff2985 84/18-2, кл. G 06 F 7/68, 1980.
2. 2. Авторское свидетельство СССР fP 8263 3, кл. G Об F 7/52, 1979 ( прототип).

   7

   fU

   :з S

   «d

   fn

   13

   20

   фиг. г

   Cvem

   X

   i

   Serrtefftffff.

   35

   Уетамое.

   j/ ffKififve

   Зв

   Зв

   38

   1puf3