JPS5932175A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5932175A JPS5932175A JP14252382A JP14252382A JPS5932175A JP S5932175 A JPS5932175 A JP S5932175A JP 14252382 A JP14252382 A JP 14252382A JP 14252382 A JP14252382 A JP 14252382A JP S5932175 A JPS5932175 A JP S5932175A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、半絶縁性基板上に半導体活性領域が島状に
形成され、この活性領域の」二に形成された金属・半導
体ンヨノトギー接合をゲートとする複数個の１Ｌ界効果
トランジスタ（以下ＭＩＣ３ＦＥＴとよぶ）Ｋ、蒸着金
属による配線を施して形成する゛１″導体集積回路装置
に関し、特に絶縁性の不完全な基板を用いても、個々の
素子の回りを固定電ｒλγをＩＦにつガード電極で囲む
ことにより、電界効果トランジスタの電気的分離の不完
全さを解消できる半導体集積回路装置に関する。
形成され、この活性領域の」二に形成された金属・半導
体ンヨノトギー接合をゲートとする複数個の１Ｌ界効果
トランジスタ（以下ＭＩＣ３ＦＥＴとよぶ）Ｋ、蒸着金
属による配線を施して形成する゛１″導体集積回路装置
に関し、特に絶縁性の不完全な基板を用いても、個々の
素子の回りを固定電ｒλγをＩＦにつガード電極で囲む
ことにより、電界効果トランジスタの電気的分離の不完
全さを解消できる半導体集積回路装置に関する。
従来例の構成とその問題点
まず、この種の従来技術について述べると、第１図は２
個のＭＥＳＦＦ、Ｔよりなる集積回路を〉■ミす。同図
を参照して説明すると、半導体活性領域１１．１２を半
絶縁性基板１３上に島状に分肉１１シて作製する。次に
オーミック電極１４． １６ ｆ、Ｈ７占性領域１１の
−Ｌに形成し、それぞれＭＥＳＦＫＴのドレイン電極、
ソース電極とする。同様にオーミック電極１６．１７を
活性領域１２の上に形成し、それぞれＭＥＳＦＥＴのド
レイン電極、ソース電極とする。まだショットキー電極
１８．１９をＭ！！：５ＦＥＴのゲート電極とする。こ
れらオーミック電極１４，１１５，１６．１７とンヨノ
１キー電極１９．１９を形成した後、基板全面に絶縁膜
を形成し、この絶縁膜に配線接続用窓１１０，１１１゜
１１２．１１３，１１４，１１５を形成１′る３、さら
に蒸着金属による配線１１６，１１７，１１８，１１９
，１２０を形成し、集積回路装置を製作する。
個のＭＥＳＦＦ、Ｔよりなる集積回路を〉■ミす。同図
を参照して説明すると、半導体活性領域１１．１２を半
絶縁性基板１３上に島状に分肉１１シて作製する。次に
オーミック電極１４． １６ ｆ、Ｈ７占性領域１１の
−Ｌに形成し、それぞれＭＥＳＦＫＴのドレイン電極、
ソース電極とする。同様にオーミック電極１６．１７を
活性領域１２の上に形成し、それぞれＭＥＳＦＥＴのド
レイン電極、ソース電極とする。まだショットキー電極
１８．１９をＭ！！：５ＦＥＴのゲート電極とする。こ
れらオーミック電極１４，１１５，１６．１７とンヨノ
１キー電極１９．１９を形成した後、基板全面に絶縁膜
を形成し、この絶縁膜に配線接続用窓１１０，１１１゜
１１２．１１３，１１４，１１５を形成１′る３、さら
に蒸着金属による配線１１６，１１７，１１８，１１９
，１２０を形成し、集積回路装置を製作する。
ところで、この半導体集積回路装置でにＪ、ショノトギ
ー電極１８．１９はそれぞれ活性領域１１゜１２上に作
られるが、とｈらのショットキー電極１８．１９の一部
は半絶縁性基板１３の上にも形成される。このため、半
絶縁性基板１３の電気絶縁例が悪く漏洩抵抗がある場合
、漏洩抵抗により２個のショットキー電極１８．１９が
電気的に結合してし甘う。この結果、分離されるはずの
２個のＭＥＳＦＥＴがゲート電極上うし結合し、集積回
路としての１１−常動Ｖｔ１か大きくそこなわれる。
ー電極１８．１９はそれぞれ活性領域１１゜１２上に作
られるが、とｈらのショットキー電極１８．１９の一部
は半絶縁性基板１３の上にも形成される。このため、半
絶縁性基板１３の電気絶縁例が悪く漏洩抵抗がある場合
、漏洩抵抗により２個のショットキー電極１８．１９が
電気的に結合してし甘う。この結果、分離されるはずの
２個のＭＥＳＦＥＴがゲート電極上うし結合し、集積回
路としての１１−常動Ｖｔ１か大きくそこなわれる。
第２図は第１図の集積回路において半絶縁性基板１３の
漏洩抵抗２１を考慮した時の等価回路である。端子２２
．２３ｉｊＭＥＳＦＥＴ２４のそれそハ、トレイン端イ
、ゲー］・端子であり、端子２６゜２６はＭＥＳＦＥＴ
２７のそれぞれドレイン端子、ゲート☆１１、；イであ
る。まだ端子２８はＭＥＳＦＥＴ２４．２７の共通ノー
ス端子である。
漏洩抵抗２１を考慮した時の等価回路である。端子２２
．２３ｉｊＭＥＳＦＥＴ２４のそれそハ、トレイン端イ
、ゲー］・端子であり、端子２６゜２６はＭＥＳＦＥＴ
２７のそれぞれドレイン端子、ゲート☆１１、；イであ
る。まだ端子２８はＭＥＳＦＥＴ２４．２７の共通ノー
ス端子である。
通常ＭＥＳＦＥＴのゲート入力抵抗は１０１０〜１０Ω
にもお・よぶ高い値をとるため、半絶縁性基板の絶縁１
′１が悪いと、その漏洩抵抗が２個のゲートと・）し７
の電気的結合に大きな影響をりえる。
にもお・よぶ高い値をとるため、半絶縁性基板の絶縁１
′１が悪いと、その漏洩抵抗が２個のゲートと・）し７
の電気的結合に大きな影響をりえる。
例えば、ＭＥＳＦＥＴ２４のゲート端子２３に与えた電
圧により、他のＭＥＳＦＥＴ２了のトレイン電流を遮断
することも可能となる恐れがある。
圧により、他のＭＥＳＦＥＴ２了のトレイン電流を遮断
することも可能となる恐れがある。
このようなＭＥＳＦＥＴ素子の分離の不完全さ？：↓、
デジタルＩＣでは出力信号におけるクロック（Ｍ ’Ｆ
３の漏れを、リニア変調器ＩＣでＬＬ出力信号における
キャリア信号の漏れをひき起こす。
デジタルＩＣでは出力信号におけるクロック（Ｍ ’Ｆ
３の漏れを、リニア変調器ＩＣでＬＬ出力信号における
キャリア信号の漏れをひき起こす。
発明の目的
そこで、本発明は、上述した欠点に鑑みなされメこもの
で、その目的とするところは、絶縁性の小完全な基板を
用いても、隣接したＭＥＳＦＥＴの動作が互いに干渉す
ることのない半導体集積回路装置を提供することである
。
で、その目的とするところは、絶縁性の小完全な基板を
用いても、隣接したＭＥＳＦＥＴの動作が互いに干渉す
ることのない半導体集積回路装置を提供することである
。
発明の構成
すなわち本発明の半導体集積回路装置は、半絶縁性基板
トに島状にたがいに分離さり、て形成された複数個のシ
ョットキー接合ゲート型電界効果トランジスタの少なく
とも一つが一定電位をイ１′１゛る電極によって取り囲
まれていることを特徴とする３、実施例の説明 以１−’図面を参照して本発明による半導体集積回路装
置＾′の実施例につい−こ説明する。第３図は本発明の
第１実施例を示−ノー集積１１」１路装置である。Ｇａ
Ａｓからなる活ｔ′を領域３１は半絶縁１つ二基板３
２土に島状にあり、刈−ミックｉｈ、（ｇ４３３，３４
、ショット−キー電極３６によりＭＥＳＦＥＴが形成さ
れる。
トに島状にたがいに分離さり、て形成された複数個のシ
ョットキー接合ゲート型電界効果トランジスタの少なく
とも一つが一定電位をイ１′１゛る電極によって取り囲
まれていることを特徴とする３、実施例の説明 以１−’図面を参照して本発明による半導体集積回路装
置＾′の実施例につい−こ説明する。第３図は本発明の
第１実施例を示−ノー集積１１」１路装置である。Ｇａ
Ａｓからなる活ｔ′を領域３１は半絶縁１つ二基板３
２土に島状にあり、刈−ミックｉｈ、（ｇ４３３，３４
、ショット−キー電極３６によりＭＥＳＦＥＴが形成さ
れる。
このＭＥＳＦＥＴｆ：ＪＩＶ、り囲むようにガード電極
あをメーミソク電極またはショットキー電極と同じ金属
で半絶縁性基板３２上に形成する。この後全面に絶縁膜
を形成し、オーミック電極３３． ３４゜３５およびガ
ード電極３６をそれぞれ配線接続窓３７．３８，３９，
３１０ を経て配線３１１，３１２゜３１３ に接続
する。配ｍ３１２は接地線として使用し、ガード電極３
６も接地して使用する。
あをメーミソク電極またはショットキー電極と同じ金属
で半絶縁性基板３２上に形成する。この後全面に絶縁膜
を形成し、オーミック電極３３． ３４゜３５およびガ
ード電極３６をそれぞれ配線接続窓３７．３８，３９，
３１０ を経て配線３１１，３１２゜３１３ に接続
する。配ｍ３１２は接地線として使用し、ガード電極３
６も接地して使用する。
このような固定電位を持ったガード電極３６を、ＭＥＳ
ＦＥＴの周囲に形成すると、ガード電極外から発生した
電気力線のうち、ガード電極内のＭＥＳＦＫＴにむかう
電気力線は全てガード電極３６で終端さ〕Ｌることにな
る。
ＦＥＴの周囲に形成すると、ガード電極外から発生した
電気力線のうち、ガード電極内のＭＥＳＦＫＴにむかう
電気力線は全てガード電極３６で終端さ〕Ｌることにな
る。
この結果、ガード電極３６内のＭＫＳＦｌｉ：Ｔの動作
は、ガート電極３６外で生ずる電位の変化に何ら影響さ
れないことになる。つ−まり、半絶縁１′１基板３２の
絶縁性が悪く漏洩抵抗がある場合も、ガート電極でＭＥ
ＳＦＥＴを取り囲むことにより、ＭＥＳＦｌｉ：Ｔの電
気的分離が可能になる。
は、ガート電極３６外で生ずる電位の変化に何ら影響さ
れないことになる。つ−まり、半絶縁１′１基板３２の
絶縁性が悪く漏洩抵抗がある場合も、ガート電極でＭＥ
ＳＦＥＴを取り囲むことにより、ＭＥＳＦｌｉ：Ｔの電
気的分離が可能になる。
第４図は本発明の第１実施例を等価回路て示しだもので
ある。ＭＥＳＦＥＴ４１）まカード′山、極４２により
四重れ、ＭＥＳＦＥＴ４１のゲートｉｕｌ極Ｇとガード
電極４２との間には漏洩抵抗４３が存在する。ＭＥＳＦ
ＥＴ４１のドレイ／電極りは抵抗４４と電源４６に接続
される。ガード電極４２ Ｉｔ−、Ｊソース電極Ｓと共
通接続され、接地されている。
ある。ＭＥＳＦＥＴ４１）まカード′山、極４２により
四重れ、ＭＥＳＦＥＴ４１のゲートｉｕｌ極Ｇとガード
電極４２との間には漏洩抵抗４３が存在する。ＭＥＳＦ
ＥＴ４１のドレイ／電極りは抵抗４４と電源４６に接続
される。ガード電極４２ Ｉｔ−、Ｊソース電極Ｓと共
通接続され、接地されている。
この結果、ガード電極４２外からＭｌｉ：５ＦＥＴ４１
に向う電気力線はガード電極４２により遮へいされ、半
絶縁性基板に漏洩抵抗４３が存在しても、ＭＥＳＦＥＴ
４１の動作は周囲の電位変化には影響されないことにな
る。なおに記実施例は、ＭＥＳＦＥＴがソース接地で用
いられている時のガード電極の接続法である。
に向う電気力線はガード電極４２により遮へいされ、半
絶縁性基板に漏洩抵抗４３が存在しても、ＭＥＳＦＥＴ
４１の動作は周囲の電位変化には影響されないことにな
る。なおに記実施例は、ＭＥＳＦＥＴがソース接地で用
いられている時のガード電極の接続法である。
第６図は本発明の第２実施例である。ＭＥＳＦＥＴ５１
けガード電極５２で凹まれ、そのゲート電極Ｇとガート
電極５２との間には、半絶縁性基板の漏洩抵抗５３が存
在する。ＭＫＳＦＥＴ５１のドレイン宙５極りには負荷
抵抗６４．電源６５を接続し、ＭＥＳＦＥＴ５１をソー
ス接地で使用する。
けガード電極５２で凹まれ、そのゲート電極Ｇとガート
電極５２との間には、半絶縁性基板の漏洩抵抗５３が存
在する。ＭＫＳＦＥＴ５１のドレイン宙５極りには負荷
抵抗６４．電源６５を接続し、ＭＥＳＦＥＴ５１をソー
ス接地で使用する。
ガード電極６２を電源６５に接地することにより、ガー
ト電極５２の外側の電気力線はガード電極６２で不連続
に々るため、ＭＫＳＦＲ：Ｔ５１は、ガード電極６２の
外側の電位変化に影響されない。
ト電極５２の外側の電気力線はガード電極６２で不連続
に々るため、ＭＫＳＦＲ：Ｔ５１は、ガード電極６２の
外側の電位変化に影響されない。
第６図、第７図はそれぞれ本発明の第３．第４実施例で
、ＭＥＳＦＥＴ６１． 了１をドレイン接地で使用し
７た１時のカード電極６２．７２の接続法を示している
。第６図ではガード電極６２を接地しているのに利し、
第７図ではカード電極７２を？も〕６ンの固定さｉｔだ
ＭＥＳＦＫＴ７１のｔルフィン電ｉＤと共通接続し、ガ
ード電極７２の配線を減らしている。
、ＭＥＳＦＥＴ６１． 了１をドレイン接地で使用し
７た１時のカード電極６２．７２の接続法を示している
。第６図ではガード電極６２を接地しているのに利し、
第７図ではカード電極７２を？も〕６ンの固定さｉｔだ
ＭＥＳＦＫＴ７１のｔルフィン電ｉＤと共通接続し、ガ
ード電極７２の配線を減らしている。
第８図１本発明の第６実施例で、ＭＥＳＦＥＴ８１をゲ
ート接地で使用した時のガード電極８２の接続法を示し
７ている。ガード電極８２をＭＴ！ＳＦＢ： Ｔ８１の
ゲート電極Ｇと共通接続することにより、ガード電極８
２を接地することが出来る。
ート接地で使用した時のガード電極８２の接続法を示し
７ている。ガード電極８２をＭＴ！ＳＦＢ： Ｔ８１の
ゲート電極Ｇと共通接続することにより、ガード電極８
２を接地することが出来る。
第９図は本発明の第６実施例で、２個のＭＥＳＦＥＴ９
１＋ ９２により差動増幅回路を構成した時のガ１’
％ｈ ９３１９４の接続法を示している。ここで抵抗
９６は半絶縁性基板の絶縁不良によるＭＥＳＦＥ７９１
とガード電極９３との間の漏洩抵抗である。同様に抵抗
９６はＭＥＳＦＥＴ９２とガード電極９４との間の漏洩
抵抗である。電流源９７は２個のＭｌｉ：５ＦＥＴ９１
．９２の共通ノース端子と接地間に挿入される。抵抗９
８．９９はそれぞれＭＥＳＦＥＴｇｌ、９２の負荷抵抗
である。電圧源９１０は負荷抵抗９８＋ ９９に電流
を流すだめのものであり、電圧源９１１．９１２は差動
入力の直流バイアスを与えるためのもので、通常電圧源
９１１，９１２１ｄ等しい電圧とする。信号源９１３は
電圧源９１１と直列に接続される。端子９１４゜９１５
１ｄ出力端子である。このような差動増幅回路では、Ｍ
ＥＳＦＫＴ９２のゲート電極は電圧源９１０により一定
電圧が印加されている／ζめ、ガーＦ ’ｉｔｆ、極９
１＋ ９２ともＭＥＳＦＥＴ９２のゲート電極と共通
接続すれば、ゲート電極の電気力線の遮へい効果を得る
ことが出来る。このガード電極接続法では、小信号動作
時は、ＭＫＳＦＩＣＴ９１のゲート電極とガード電極９
３の電位がほぼ等しいため、漏洩抵抗９６にはほとんど
電流は流れない。この結果、借り源９１３から見た入力
インピーダンスは極めて大きくすることが出来、演算増
幅？（の人力部として便１１けることが可能である。
１＋ ９２により差動増幅回路を構成した時のガ１’
％ｈ ９３１９４の接続法を示している。ここで抵抗
９６は半絶縁性基板の絶縁不良によるＭＥＳＦＥ７９１
とガード電極９３との間の漏洩抵抗である。同様に抵抗
９６はＭＥＳＦＥＴ９２とガード電極９４との間の漏洩
抵抗である。電流源９７は２個のＭｌｉ：５ＦＥＴ９１
．９２の共通ノース端子と接地間に挿入される。抵抗９
８．９９はそれぞれＭＥＳＦＥＴｇｌ、９２の負荷抵抗
である。電圧源９１０は負荷抵抗９８＋ ９９に電流
を流すだめのものであり、電圧源９１１．９１２は差動
入力の直流バイアスを与えるためのもので、通常電圧源
９１１，９１２１ｄ等しい電圧とする。信号源９１３は
電圧源９１１と直列に接続される。端子９１４゜９１５
１ｄ出力端子である。このような差動増幅回路では、Ｍ
ＥＳＦＫＴ９２のゲート電極は電圧源９１０により一定
電圧が印加されている／ζめ、ガーＦ ’ｉｔｆ、極９
１＋ ９２ともＭＥＳＦＥＴ９２のゲート電極と共通
接続すれば、ゲート電極の電気力線の遮へい効果を得る
ことが出来る。このガード電極接続法では、小信号動作
時は、ＭＫＳＦＩＣＴ９１のゲート電極とガード電極９
３の電位がほぼ等しいため、漏洩抵抗９６にはほとんど
電流は流れない。この結果、借り源９１３から見た入力
インピーダンスは極めて大きくすることが出来、演算増
幅？（の人力部として便１１けることが可能である。
発明の効果
このように、本発明の半導体集積回路装置ではＭＥＳＦ
ＥＴの周囲に固定電位を持つガード電極があるため、半
絶縁性基板の絶縁性が不十分な場合でも、隣接したＭＫ
ＳＦＫＴどうしの動作干渉が抑止され、ＭＩＣ８ＦＥＴ
による集積回路の動作を正常化することができる。
ＥＴの周囲に固定電位を持つガード電極があるため、半
絶縁性基板の絶縁性が不十分な場合でも、隣接したＭＫ
ＳＦＫＴどうしの動作干渉が抑止され、ＭＩＣ８ＦＥＴ
による集積回路の動作を正常化することができる。
なお、上記実施例では、活性領域は半絶縁性基板上に島
状にあると述べたが、この活性領域は、選択的な化学腐
蝕もしくは選択的なイオン注入法等で形成さ）−してよ
い。
状にあると述べたが、この活性領域は、選択的な化学腐
蝕もしくは選択的なイオン注入法等で形成さ）−してよ
い。
第１図は従来のＭＥＳＦＥＴを用いた半導体集積回路を
示す図、第２図は第１図の集積回路の等価回路を示す回
路図、第３図は本発明の第１実施例を示す図、第４図、
第５図、第θ図、第７図。 第８図、第９図はそれぞれ本発明の第１実施例。 第２実施例、第３実施例、第４実施例、第６実施例、第
６実施例を示す等価回路の回路図である。 １１．１２．３１・・・・・・島状活性領域、１３＋３
２・・・・・・半絶縁性基板、１４． １５． １６．
１７，３３゜３４・・・・・・メーミノク電極、１８
，１９．３５＝＝−シぢノドキー電極、１１Ｑ、１１１
，１１２，１１３，１１４゜１１５＋ ３７．３８．３
９１３１０・・・・・・配線接続用窓、１１６゜１１７
、 １１８，１１９． １２０，３１１，３１２．３１
３ ・・・・・・配線、２１，４３，５３，６３，７
３，８３１９６゜９６・・・・・・漏洩抵抗、２２．２
５・・・・・・ドレイン端子、２３Ｔ ２６・・・・
・・ゲート端子、２４，２７，４１゜５１＋ ６１ ＋
７１＋ ８１ ＋ ９１ ＋ ９２ ・・・・・
・１ＪＥＳＦＥＴ。 ２８・・・・・・ソース端子、３６＋ ４２＋ ５
２＋ ６２＋７２．８２，９３．９４・・・・・・ガ
ード電極、４４゜５４．６４，７４，８４，９８．９９
・・・・・・負荷抵抗、４５．５５．６５．７５．８５
．９１０，９１１゜９１２ ・・・・・・電圧源、９了
・・・・・・電流源、９１３・・開信号源。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第２図 第３図 第４図 侑５図 ＷＪ６図 第７図 第８図 δ４
示す図、第２図は第１図の集積回路の等価回路を示す回
路図、第３図は本発明の第１実施例を示す図、第４図、
第５図、第θ図、第７図。 第８図、第９図はそれぞれ本発明の第１実施例。 第２実施例、第３実施例、第４実施例、第６実施例、第
６実施例を示す等価回路の回路図である。 １１．１２．３１・・・・・・島状活性領域、１３＋３
２・・・・・・半絶縁性基板、１４． １５． １６．
１７，３３゜３４・・・・・・メーミノク電極、１８
，１９．３５＝＝−シぢノドキー電極、１１Ｑ、１１１
，１１２，１１３，１１４゜１１５＋ ３７．３８．３
９１３１０・・・・・・配線接続用窓、１１６゜１１７
、 １１８，１１９． １２０，３１１，３１２．３１
３ ・・・・・・配線、２１，４３，５３，６３，７
３，８３１９６゜９６・・・・・・漏洩抵抗、２２．２
５・・・・・・ドレイン端子、２３Ｔ ２６・・・・
・・ゲート端子、２４，２７，４１゜５１＋ ６１ ＋
７１＋ ８１ ＋ ９１ ＋ ９２ ・・・・・
・１ＪＥＳＦＥＴ。 ２８・・・・・・ソース端子、３６＋ ４２＋ ５
２＋ ６２＋７２．８２，９３．９４・・・・・・ガ
ード電極、４４゜５４．６４，７４，８４，９８．９９
・・・・・・負荷抵抗、４５．５５．６５．７５．８５
．９１０，９１１゜９１２ ・・・・・・電圧源、９了
・・・・・・電流源、９１３・・開信号源。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第２図 第３図 第４図 侑５図 ＷＪ６図 第７図 第８図 δ４
Claims (1)
- 半絶縁性基板−Ｅに島状にだがいに分離されて形成され
た複数個のショットキー接合ゲート型電界効果トランジ
スタの少くとも１つが一定電位を有する電極により取り
四重れている半導体集積回路装］ｄ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14252382A JPS5932175A (ja) | 1982-08-17 | 1982-08-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14252382A JPS5932175A (ja) | 1982-08-17 | 1982-08-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5932175A true JPS5932175A (ja) | 1984-02-21 |
Family
ID=15317334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14252382A Pending JPS5932175A (ja) | 1982-08-17 | 1982-08-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5932175A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4721905A (en) * | 1985-12-12 | 1988-01-26 | Intermetall, Division Of Ditti | Digital phase meter circuit |
| JPH03125472A (ja) * | 1989-10-09 | 1991-05-28 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US5040035A (en) * | 1989-12-22 | 1991-08-13 | At&T Bell Laboratories | MOS devices having improved threshold match |
-
1982
- 1982-08-17 JP JP14252382A patent/JPS5932175A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4721905A (en) * | 1985-12-12 | 1988-01-26 | Intermetall, Division Of Ditti | Digital phase meter circuit |
| JPH03125472A (ja) * | 1989-10-09 | 1991-05-28 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US5040035A (en) * | 1989-12-22 | 1991-08-13 | At&T Bell Laboratories | MOS devices having improved threshold match |
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