JPS5853845A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5853845A JPS5853845A JP15267081A JP15267081A JPS5853845A JP S5853845 A JPS5853845 A JP S5853845A JP 15267081 A JP15267081 A JP 15267081A JP 15267081 A JP15267081 A JP 15267081A JP S5853845 A JPS5853845 A JP S5853845A
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- Japan
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- ohmic
- substrate
- semi
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置の構造に係シ、特に半絶縁
性若しくは絶縁性基板上に設けられた薄い半導体層に回
路素子が形成されてなる超高速半導体集積回路に於ける
配線構造に関する。
性若しくは絶縁性基板上に設けられた薄い半導体層に回
路素子が形成されてなる超高速半導体集積回路に於ける
配線構造に関する。
ガリウム・砒素（ＧａＡｓ） ｌｌｌ１はシリコン（Ｓ
ｌ）に比べ電子の易動度が大きいので、周波数の高い（
高速動作の）集積回路装置（ＩＣ）を形成するのに適し
ている。又ＧａＡｓＩＣは通常半絶縁性のＧａＡｓ基板
上に形成されるので、通常の配線構造を有する場合でも
配線の浮遊容量が極めて小さくなり、配線の容量を充放
電するために生ずる動作応答速度の遅れが少ない。そし
てこの点もＧａＡｓＩＣが高速動作に適する理由の一つ
である。
ｌ）に比べ電子の易動度が大きいので、周波数の高い（
高速動作の）集積回路装置（ＩＣ）を形成するのに適し
ている。又ＧａＡｓＩＣは通常半絶縁性のＧａＡｓ基板
上に形成されるので、通常の配線構造を有する場合でも
配線の浮遊容量が極めて小さくなり、配線の容量を充放
電するために生ずる動作応答速度の遅れが少ない。そし
てこの点もＧａＡｓＩＣが高速動作に適する理由の一つ
である。
しかし一方浮遊容量の小さい配線はそのインピーダンス
が高くなるために、配線が複雑に入シ組んだ場合、回路
配線や素子相互間の電気的結合は強くなり、特に１ （
ＧＨＥ １以上の高速で動作させるＩＣに於ては、上記
結合に起因する信号の漏れのため誤動作を生ずるという
問題があった。
が高くなるために、配線が複雑に入シ組んだ場合、回路
配線や素子相互間の電気的結合は強くなり、特に１ （
ＧＨＥ １以上の高速で動作させるＩＣに於ては、上記
結合に起因する信号の漏れのため誤動作を生ずるという
問題があった。
又絶縁性の基板を用いるシリコン・オン・サアファイア
（ＳＯ８ｌｔ造等の半導体ＩＣに於ても上記同様の問題
が生ずる。
（ＳＯ８ｌｔ造等の半導体ＩＣに於ても上記同様の問題
が生ずる。
本発明は上記問題点を除去する目的で、半絶縁性若しく
は絶縁性基板上に形成される半導体素子若しくは半導体
機能回路間の結合容量を除去する構造を提供する。
は絶縁性基板上に形成される半導体素子若しくは半導体
機能回路間の結合容量を除去する構造を提供する。
即ち本発明は半絶縁性又は絶縁性の基板を用いる半導体
集積回路装置に於て、これら基板上に形成された複数個
の半導体素子若しくは半導体機能回路間に、接地された
オーミック電極を設けたことを特徴とする特 以下本発明を、第１図に示す従来構造の要部断面図、第
２図に示す本発明の一実施例に於ける要部断面図、第３
図（ａ）乃至（ｄ）に示す一実施例に於ける工程断面図
、第４図及び第５図に示す他の一実施例に於ける上面模
式図を用いて詳細に説明する。
集積回路装置に於て、これら基板上に形成された複数個
の半導体素子若しくは半導体機能回路間に、接地された
オーミック電極を設けたことを特徴とする特 以下本発明を、第１図に示す従来構造の要部断面図、第
２図に示す本発明の一実施例に於ける要部断面図、第３
図（ａ）乃至（ｄ）に示す一実施例に於ける工程断面図
、第４図及び第５図に示す他の一実施例に於ける上面模
式図を用いて詳細に説明する。
従来のＧａＡｓＩＣは第１図に示すように、ＧａＡｓ＋
半絶縁性基板１上にＮ型ソース領域２＆、Ｎ型ドレイン
領域３ａ、Ｎ型チャネル領域４ａ及びショットキ・ゲー
ト電極５ａ、オーミック・ソース電極６ｍ。
領域３ａ、Ｎ型チャネル領域４ａ及びショットキ・ゲー
ト電極５ａ、オーミック・ソース電極６ｍ。
オーミック・ドレイン電梅７ａ からなる第１のＧａＡ
ｓＦＥＴ （Ｆａ）と、Ｎ型ソース領域２ｂ。
ｓＦＥＴ （Ｆａ）と、Ｎ型ソース領域２ｂ。
＋
Ｎ型ドレイン領域３ｂ１Ｎ型チヤネル領域４ｂ及びショ
ットキ・ゲート電極５ｂ、オーミック・ソース電極６ｂ
、オーミック・ドレイン電極７ｂからなる第２のＧａＡ
ｓＦＥＴ （Ｆｂ）等が半絶縁性基板のみによって分離
されて配設された構造であった。（図中８は絶縁膜、９
はスルーホー〃、１０は上層配線を示す。）そしてこの
ような従来構造に於ては、前に述べたように回路配線間
の結合容量Ｃ１及び素子間の結合容量Ｃ１が生じ、これ
が信号漏れの原因になっていた。
ットキ・ゲート電極５ｂ、オーミック・ソース電極６ｂ
、オーミック・ドレイン電極７ｂからなる第２のＧａＡ
ｓＦＥＴ （Ｆｂ）等が半絶縁性基板のみによって分離
されて配設された構造であった。（図中８は絶縁膜、９
はスルーホー〃、１０は上層配線を示す。）そしてこの
ような従来構造に於ては、前に述べたように回路配線間
の結合容量Ｃ１及び素子間の結合容量Ｃ１が生じ、これ
が信号漏れの原因になっていた。
本発明の構造を有する超高速半導体ＩＣに於ては、例え
ば第２図に示すように、１０＠〜１０魯〔Ω−ａｍ３程
度の比抵抗を有する半絶縁性ＧａＡｓ基板１面に形成さ
れた第１のＧａＡ１ＦＥＴ （Ｆａ）と第２のＧａＡ１
ＦＥＴ （Ｆｂ）の間に、ｌＸｌ０’電（ａｔｍ／ａｍ
’）程度の不純物ピーク嬢度を有し、８〔Ａｍ〕程度の
幅を有する帯状ＮｆＪ領域１１を介して、ＧａＡｓ基板
１にオーミックに接続する６ （ｊｔｍ ）程度の幅の
金ゲルマニウム／金（ＡｕＧｅ／Ａｕ）等からなる帯状
接地電極１２が設けられる。なお第１のＧａＡｓＦＥＴ
（Ｆａ）及び第２のＧａＡｓＦＥＴ（Ｆｂ）等の構造
は従来通シで、これらは、ＩＸＩ（Ｆ’（ａｔｍ／ｃｄ
〕程度の不純物ピーク濃度を有し幅１．５〜２（Ｊｍ）
程度のＮ型チャネル領域４ ｊＪ、 ４ ｂ、これらチ
ャネル領域の両側にそれぞれ接しｌＸｌ０Ｉ龜（ａｔｍ
／ａｍ’：］程度の不純物ピーク濃度を有するＮヘレー
ス領域２ａｓ、２ｂ、及びＮ＋型ドレイン領緘３ａｇ３
ｂ。
ば第２図に示すように、１０＠〜１０魯〔Ω−ａｍ３程
度の比抵抗を有する半絶縁性ＧａＡｓ基板１面に形成さ
れた第１のＧａＡ１ＦＥＴ （Ｆａ）と第２のＧａＡ１
ＦＥＴ （Ｆｂ）の間に、ｌＸｌ０’電（ａｔｍ／ａｍ
’）程度の不純物ピーク嬢度を有し、８〔Ａｍ〕程度の
幅を有する帯状ＮｆＪ領域１１を介して、ＧａＡｓ基板
１にオーミックに接続する６ （ｊｔｍ ）程度の幅の
金ゲルマニウム／金（ＡｕＧｅ／Ａｕ）等からなる帯状
接地電極１２が設けられる。なお第１のＧａＡｓＦＥＴ
（Ｆａ）及び第２のＧａＡｓＦＥＴ（Ｆｂ）等の構造
は従来通シで、これらは、ＩＸＩ（Ｆ’（ａｔｍ／ｃｄ
〕程度の不純物ピーク濃度を有し幅１．５〜２（Ｊｍ）
程度のＮ型チャネル領域４ ｊＪ、 ４ ｂ、これらチ
ャネル領域の両側にそれぞれ接しｌＸｌ０Ｉ龜（ａｔｍ
／ａｍ’：］程度の不純物ピーク濃度を有するＮヘレー
ス領域２ａｓ、２ｂ、及びＮ＋型ドレイン領緘３ａｇ３
ｂ。
それぞれのチャネル領域上に形成されたチタン／タング
ステン（Ｔ１７ｗ）シリサイド船−からなるショットキ
・ゲート電極５ｍ）５ｂ、それぞれのソース・ドレイン
領域に接するＡ ｕ Ｇ ｅ ／Ａ ｕ等のオーミック
・ソース電極６ａ、６ｂ及びオーミック・ドレイン電極
７ｍ）７ｂ等、各機能部の何れか一方によシ形成されて
いる。そして該基板上面は、通常例えば１［Ａｍ）程度
の厚さの二酸化シリコン（ＳｉＯ□）等の絶縁膜８によ
って被覆され、該絶縁膜８上にコンタクトホール９を介
してソース電極成るいはドレイン電極等にオーミックに
接続するチタン／白金／金（Ｔ １／Ｐ ｔ／Ａｕ）等
の上層配線ｌＯが形成されてなりている。
ステン（Ｔ１７ｗ）シリサイド船−からなるショットキ
・ゲート電極５ｍ）５ｂ、それぞれのソース・ドレイン
領域に接するＡ ｕ Ｇ ｅ ／Ａ ｕ等のオーミック
・ソース電極６ａ、６ｂ及びオーミック・ドレイン電極
７ｍ）７ｂ等、各機能部の何れか一方によシ形成されて
いる。そして該基板上面は、通常例えば１［Ａｍ）程度
の厚さの二酸化シリコン（ＳｉＯ□）等の絶縁膜８によ
って被覆され、該絶縁膜８上にコンタクトホール９を介
してソース電極成るいはドレイン電極等にオーミックに
接続するチタン／白金／金（Ｔ １／Ｐ ｔ／Ａｕ）等
の上層配線ｌＯが形成されてなりている。
このような構造を有する超高速半導体ＩＣに於ては図に
示すように第１のＧａＡ畠ｐＥＴ（Ｆａ）、第２０Ｇａ
ＡｓＦＥＴ （Ｆｂ）間が帯状接地電極１２にオーミッ
ク接続する帯状Ｎ型領域１１にようシールドされる（図
中Ｃ３及びＣ３は結合容量）ので、画素子間の高周波に
対する分離が完全になる。従って信号漏れによる誤動作
が防止される。
示すように第１のＧａＡ畠ｐＥＴ（Ｆａ）、第２０Ｇａ
ＡｓＦＥＴ （Ｆｂ）間が帯状接地電極１２にオーミッ
ク接続する帯状Ｎ型領域１１にようシールドされる（図
中Ｃ３及びＣ３は結合容量）ので、画素子間の高周波に
対する分離が完全になる。従って信号漏れによる誤動作
が防止される。
なお本発明の構造を有する半導体集積回路の形成に際し
ては、従来構造に比べて特に工程が煩雑になることはな
い。以下製造工程を、第３図（ａ）乃至（ｄ）に沿って
説明する。第３図（ａ）は１０１〜１０１〔Ω−ａｍ）
程度の比抵抗を有する半絶縁性ＧａＡｓ基板１面に、化
学気相成長（ＣＶＤ）法で形成した５ｉｌｌ膜をマスク
として、例えば注入エネルギー５４〔Ｋｅｖ〕、注入量
１．０８ｘｌＯ”［ａｔｍ／ａｍ” ）程度の条件でシ
リコン・イオン（Ｓｉ）を注入した後、該基板面をＳ
ｉ Ｏｓ等の保護膜で榎い８００〔℃〕程度のアニール
処理を施して、ｌＸｌ０’マ（ａｔｍ／ａｍ’ ）程度
の８１ピ一ク濃度を有する第１のＮ型活性領域４ａ′、
第２のＮ型活性領域４ ｂ’、及び帯状Ｎ型領域１１を
形成した状態を示している。次の第３図６）は該基板上
に通常のスパッタリング法で厚さ５０００［λ］程度の
Ｔｉ／Ｗシリサイド層を被着した後、フォトレジストを
マスクとしてリアクティブ・イオン・エツチング法等に
より選択エツチングを行って、前記Ｎ活性領域４＆′。
ては、従来構造に比べて特に工程が煩雑になることはな
い。以下製造工程を、第３図（ａ）乃至（ｄ）に沿って
説明する。第３図（ａ）は１０１〜１０１〔Ω−ａｍ）
程度の比抵抗を有する半絶縁性ＧａＡｓ基板１面に、化
学気相成長（ＣＶＤ）法で形成した５ｉｌｌ膜をマスク
として、例えば注入エネルギー５４〔Ｋｅｖ〕、注入量
１．０８ｘｌＯ”［ａｔｍ／ａｍ” ）程度の条件でシ
リコン・イオン（Ｓｉ）を注入した後、該基板面をＳ
ｉ Ｏｓ等の保護膜で榎い８００〔℃〕程度のアニール
処理を施して、ｌＸｌ０’マ（ａｔｍ／ａｍ’ ）程度
の８１ピ一ク濃度を有する第１のＮ型活性領域４ａ′、
第２のＮ型活性領域４ ｂ’、及び帯状Ｎ型領域１１を
形成した状態を示している。次の第３図６）は該基板上
に通常のスパッタリング法で厚さ５０００［λ］程度の
Ｔｉ／Ｗシリサイド層を被着した後、フォトレジストを
マスクとしてリアクティブ・イオン・エツチング法等に
より選択エツチングを行って、前記Ｎ活性領域４＆′。
４に／上にＴｉ７ｗシリサイドからなるシ■ットキ・ゲ
ート電極５ａ及び５ｂを形成した状態を示している。次
の第３図（ｃ）は該基板上を、前記活性領域４ｍ’、４
ｂ’の上面を残してフォトレジスト膜で覆い、該活性領
域４ａ’、４ｂ’内に前記ゲート電極５ａ。
ート電極５ａ及び５ｂを形成した状態を示している。次
の第３図（ｃ）は該基板上を、前記活性領域４ｍ’、４
ｂ’の上面を残してフォトレジスト膜で覆い、該活性領
域４ａ’、４ｂ’内に前記ゲート電極５ａ。
５ｂをマスクとして注入エネルギー１７５（ＫｅＶ）、
注入量１．７Ｘ１０”（ａｔｍ／ａｍ”）程度の条件で
、十 Ｓｌ を選択的に注入した後稍記同様のアニール処理を
施して、第１のＮソース領域２＆）第１＋
＋のＮ ド
レイン領域３＆、第２ＯＮソース領域２ｂ、第２ＯＮ
ドレイン領域３ｂを形成した状態を示している。なお各
活性領域に於けるＮ 型ソース領域とＮ 型ドレイン領
域の間のＮ型領域はＮ型チャネル領域４ａ及び４ｂとな
る。
注入量１．７Ｘ１０”（ａｔｍ／ａｍ”）程度の条件で
、十 Ｓｌ を選択的に注入した後稍記同様のアニール処理を
施して、第１のＮソース領域２＆）第１＋
＋のＮ ド
レイン領域３＆、第２ＯＮソース領域２ｂ、第２ＯＮ
ドレイン領域３ｂを形成した状態を示している。なお各
活性領域に於けるＮ 型ソース領域とＮ 型ドレイン領
域の間のＮ型領域はＮ型チャネル領域４ａ及び４ｂとな
る。
次の第３図（ｄ）は該基板上をフォトレジスト膜で覆い
、フォトプ四セスによ）骸７オトレジスト膜に各ソース
・ドレイン領域及び帯状Ｎ型領域面を表出する窓を形成
し、骸基板上に蒸着法等によシ５０００［Ａ）程度の厚
さのＡ ｕ Ｇ ｅ ／Ａ ｕ等の金属膜を形成し、通
常のリフト・オフ法によシアオド・レジスト膜上の金属
膜なフォトレジスト膜と共に除去して後、４５０（”Ｃ
”１程度でアロイングを行ってＡｕＧｅ／Ａｕ等からな
るオーさツク・ソース電極６ａ、６ｂ及びオーミック・
ドレイン電極７ａ。
、フォトプ四セスによ）骸７オトレジスト膜に各ソース
・ドレイン領域及び帯状Ｎ型領域面を表出する窓を形成
し、骸基板上に蒸着法等によシ５０００［Ａ）程度の厚
さのＡ ｕ Ｇ ｅ ／Ａ ｕ等の金属膜を形成し、通
常のリフト・オフ法によシアオド・レジスト膜上の金属
膜なフォトレジスト膜と共に除去して後、４５０（”Ｃ
”１程度でアロイングを行ってＡｕＧｅ／Ａｕ等からな
るオーさツク・ソース電極６ａ、６ｂ及びオーミック・
ドレイン電極７ａ。
７ｂ及びオーミックな帯状接地電極１２を形成した状態
を示している。以後絶縁膜の形成、該絶縁膜へのスルー
ホールの形成、スルーホール部に於て各電極に接続する
上層配線の形成等がなされるが、これらの工程に用いら
れる方法は一般に用いられ石方法々ので省略する。
を示している。以後絶縁膜の形成、該絶縁膜へのスルー
ホールの形成、スルーホール部に於て各電極に接続する
上層配線の形成等がなされるが、これらの工程に用いら
れる方法は一般に用いられ石方法々ので省略する。
前記実施例に於ては本発明の構造を部分的な断面図によ
り示したが、本発明をＩＣに適用した際の構造例は第４
図及びＭ５図に示す上面模式図のようになる。
り示したが、本発明をＩＣに適用した際の構造例は第４
図及びＭ５図に示す上面模式図のようになる。
即ち、第４図に於てＡ、ＢＳＣＸＤは機能回路、１２は
下層の帯状接地電極、９はスルーホール、１ｑは上層接
地配線、１ｆは上層電源配線（例えば＋５〔■〕）、１
３はボンディング・パッドを示している。又第５図に於
てＡ、Ｂ、Ｃ，Ｄは機能回路、１２は下層の帯状接地電
極、１ｚは帯状接地電極１２と一連の下層接地配線、Ｉ
Ｃｆは上層電源配線（例えば＋５〔ｖ〕）、１３はボン
ディング・パッドを示している。
下層の帯状接地電極、９はスルーホール、１ｑは上層接
地配線、１ｆは上層電源配線（例えば＋５〔■〕）、１
３はボンディング・パッドを示している。又第５図に於
てＡ、Ｂ、Ｃ，Ｄは機能回路、１２は下層の帯状接地電
極、１ｚは帯状接地電極１２と一連の下層接地配線、Ｉ
Ｃｆは上層電源配線（例えば＋５〔ｖ〕）、１３はボン
ディング・パッドを示している。
上記実施例に於ては、本発明の構造をＧａＡｓＩＣによ
りて説明したが、本発明の構造は他の半絶縁性基板を用
いる半導体ＩＣや、ＳＯ８構造等絶縁性基板を用いる半
導体ＩＣにも適用できる。
りて説明したが、本発明の構造は他の半絶縁性基板を用
いる半導体ＩＣや、ＳＯ８構造等絶縁性基板を用いる半
導体ＩＣにも適用できる。
但しＳＯ８構造の場合は帯状半導体層は設けられず、帯
状接地電極のみで本発明の構成がなされる０ 以上説明したように、本発明の構造を適用することによ
シ、超高周波ＩＣＥ於ける機能回路開成るいは素子間の
電気的分離が殆んど完全になされる。従って信号漏れに
よる誤動作等がなくカシ信頼性が向上する。
状接地電極のみで本発明の構成がなされる０ 以上説明したように、本発明の構造を適用することによ
シ、超高周波ＩＣＥ於ける機能回路開成るいは素子間の
電気的分離が殆んど完全になされる。従って信号漏れに
よる誤動作等がなくカシ信頼性が向上する。
第１図は従来構造の要部断面図、第２図は本発明の一実
施例に於ける要部断面図、第３図（ａ）乃至（ｄ）は一
実施例に於ける工程断面図、第４図及び第５図は他の一
実施例に於ける上面模式図である。 図に於て、１はガリウム砒素半絶縁性基板、２ａ１＋ ２ｂｌｉＮＷソース領域、３ｍ、３ｂはＮ！１！ドレイ
ン領域、４ａ、４ｂはＮ型チャネル領域、５ａ１５ｂは
ショットキ・ゲート電極、６ａ、６ｂはオーミック・ソ
ース電極、７ｍ、７ｂはオーミック・ドレイン電極、８
は絶縁膜、９はスリーホール、１０は上層配線、１ｑは
上層接地配線、１ｆは上層電源配線、１１は帯状Ｎ型領
域、１２は帯状接地電極、１２′は下層の接地配線、１
３はボンディング・パッドを示す。
施例に於ける要部断面図、第３図（ａ）乃至（ｄ）は一
実施例に於ける工程断面図、第４図及び第５図は他の一
実施例に於ける上面模式図である。 図に於て、１はガリウム砒素半絶縁性基板、２ａ１＋ ２ｂｌｉＮＷソース領域、３ｍ、３ｂはＮ！１！ドレイ
ン領域、４ａ、４ｂはＮ型チャネル領域、５ａ１５ｂは
ショットキ・ゲート電極、６ａ、６ｂはオーミック・ソ
ース電極、７ｍ、７ｂはオーミック・ドレイン電極、８
は絶縁膜、９はスリーホール、１０は上層配線、１ｑは
上層接地配線、１ｆは上層電源配線、１１は帯状Ｎ型領
域、１２は帯状接地電極、１２′は下層の接地配線、１
３はボンディング・パッドを示す。
Claims (1)
- 半絶縁性若しくは絶縁性の基板上に形成された複数軸の
半導体素子若しくは半導体機能回路間に、接地されたオ
ーミック電極が配設されてなることを特徴とする半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15267081A JPS5853845A (ja) | 1981-09-26 | 1981-09-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15267081A JPS5853845A (ja) | 1981-09-26 | 1981-09-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5853845A true JPS5853845A (ja) | 1983-03-30 |
Family
ID=15545525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15267081A Pending JPS5853845A (ja) | 1981-09-26 | 1981-09-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5853845A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61100955A (ja) * | 1984-10-22 | 1986-05-19 | Nec Corp | 半導体装置 |
| JPS6233439A (ja) * | 1985-08-06 | 1987-02-13 | Nec Corp | 半導体集積回路 |
| US4958222A (en) * | 1988-06-10 | 1990-09-18 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| JPH02239657A (ja) * | 1989-03-14 | 1990-09-21 | Fujitsu Ltd | 半導体装置 |
| US4959708A (en) * | 1988-08-26 | 1990-09-25 | Delco Electronics Corporation | MOS integrated circuit with vertical shield |
| JP2006005123A (ja) * | 2004-06-17 | 2006-01-05 | New Japan Radio Co Ltd | 半導体装置 |
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| JPS492437A (ja) * | 1972-04-18 | 1974-01-10 | ||
| JPS5074980A (ja) * | 1973-11-02 | 1975-06-19 |
-
1981
- 1981-09-26 JP JP15267081A patent/JPS5853845A/ja active Pending
Patent Citations (2)
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| JPS492437A (ja) * | 1972-04-18 | 1974-01-10 | ||
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