JPS584820B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS584820B2 JPS584820B2 JP4627577A JP4627577A JPS584820B2 JP S584820 B2 JPS584820 B2 JP S584820B2 JP 4627577 A JP4627577 A JP 4627577A JP 4627577 A JP4627577 A JP 4627577A JP S584820 B2 JPS584820 B2 JP S584820B2
- Authority
- JP
- Japan
- Prior art keywords
- intermediate conductor
- conductor layer
- semiconductor substrate
- layer
- diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
本発明は半導体装置に関し、特に半導体集積回路を構成
するだめの半導体基板上で素子間を接続する配線が交差
する場合、交差部の容量を介して交差している配線相互
間の信号が互いに漏れることを防止した半導体装置の工
程及びマスク枚数を少なくすることを目的とする。
するだめの半導体基板上で素子間を接続する配線が交差
する場合、交差部の容量を介して交差している配線相互
間の信号が互いに漏れることを防止した半導体装置の工
程及びマスク枚数を少なくすることを目的とする。
１つの半導体基板上に複数個の半導体素子を設置し、こ
れらを相互に接続して所望の回路を構成することにより
集積回路が構成されている。
れらを相互に接続して所望の回路を構成することにより
集積回路が構成されている。
この場合、基板平面上で回路を構成するために２つの配
線を相互に交差させる必要がある場合が生じる。
線を相互に交差させる必要がある場合が生じる。
このような必要が生じた場合、交差部の容量を介して交
差している配線相互間の信号例互いに漏れる。
差している配線相互間の信号例互いに漏れる。
従来、この信号の漏れを防止した半導体装置として第１
図に示すようなものが提案されていた。
図に示すようなものが提案されていた。
第１図ａは従来の半導体装置の上面図、第１図ｂは第１
図ａのＡ−ｘ線における断面図である。
図ａのＡ−ｘ線における断面図である。
この第１図において、１は半導体基板であり、この半導
体基板１には半導体基板１と反対導電型の拡散層２が形
成され、さらにこの拡散層２と同一導電型の拡散層２ａ
，２ｂが形成され、この拡散層２ａ，２ｂはそれぞれ前
記拡散層２により重なりあって一方導電路を形成してい
る。
体基板１には半導体基板１と反対導電型の拡散層２が形
成され、さらにこの拡散層２と同一導電型の拡散層２ａ
，２ｂが形成され、この拡散層２ａ，２ｂはそれぞれ前
記拡散層２により重なりあって一方導電路を形成してい
る。
そして、前記半導体基板１上には比較的厚い絶縁層３、
例えばシリコン基板の加熱酸化、またはＣＤＶ法によっ
て形成される酸化シリコン膜が設けられている。
例えばシリコン基板の加熱酸化、またはＣＤＶ法によっ
て形成される酸化シリコン膜が設けられている。
この絶縁層３には多結晶シリコンやモリブデン，タング
ステン等の拡散温度に耐える中間導体層４が形成されて
おり、この中間導体層４は接続部５を介して導体６に接
続され、この導体６は低いインピーダンスを経て電源線
または接地線（図示せず）に接続されている。
ステン等の拡散温度に耐える中間導体層４が形成されて
おり、この中間導体層４は接続部５を介して導体６に接
続され、この導体６は低いインピーダンスを経て電源線
または接地線（図示せず）に接続されている。
中間導体層４の上には更に絶縁層３と同じ絶縁層で覆わ
れている。
れている。
７は前記絶縁層３上に形成され前記拡散層２．２ａ，２
ｂにより形成される一方導電路と交差する他方導電路の
導体配線であり、通常アルミニウムが多用されている。
ｂにより形成される一方導電路と交差する他方導電路の
導体配線であり、通常アルミニウムが多用されている。
上記構成において、拡散層２，２ａ，２ｂにより形成さ
れる一方導電路と中間導体層４との間に容量が生じ、ま
た、他方の導体配線７と中間導体層４との間にも容量を
生じ各配線から中間導体層４に各容量を介して信号が漏
れるが、この中間導体層４は低いインピーダンスで接地
されているので、拡散層２，２ａ，２ｂにより形成され
る一方の配線と他方導電路７との間にはクロストークが
生じない。
れる一方導電路と中間導体層４との間に容量が生じ、ま
た、他方の導体配線７と中間導体層４との間にも容量を
生じ各配線から中間導体層４に各容量を介して信号が漏
れるが、この中間導体層４は低いインピーダンスで接地
されているので、拡散層２，２ａ，２ｂにより形成され
る一方の配線と他方導電路７との間にはクロストークが
生じない。
つまり中間導体層４が静電的なシールドとして作用する
。
。
しかし、上記従来の半導体装置を通常のＭＯＳトランジ
スタのセルフ・アラインゲート構造を形成する工程でも
って拡散層２と拡散層２ａ，２ｂを同時に形成すること
はできない。
スタのセルフ・アラインゲート構造を形成する工程でも
って拡散層２と拡散層２ａ，２ｂを同時に形成すること
はできない。
このため、まず半導体基板１上に拡散層２を形成した後
、中間導体層４を形成し、さらにその後、前記導電型拡
散層２と同一導電型の拡散層２ａ，２ｂを拡散層２と重
なるようにしてセルフ・アライン方式で形成していた。
、中間導体層４を形成し、さらにその後、前記導電型拡
散層２と同一導電型の拡散層２ａ，２ｂを拡散層２と重
なるようにしてセルフ・アライン方式で形成していた。
このため工程数が多くコストの上昇を招くといった欠点
があった。
があった。
本発明は上記従来の半導体装置の欠点を解消し、少ない
工程およびマスク枚数で上記従来の半導体装置と同様の
作用をなす半導体装置を提供しようとするものであり、
以下に本発明の一実施例について第２図，第３図ととも
に説明する。
工程およびマスク枚数で上記従来の半導体装置と同様の
作用をなす半導体装置を提供しようとするものであり、
以下に本発明の一実施例について第２図，第３図ととも
に説明する。
第２図ａは本発明の一実施例を示す半導体装置の上面図
であり、第２図ｂ，ｃはそれぞれ第２図ａのＡ−Ａ線，
Ｂ−Ｂ線における断面図である。
であり、第２図ｂ，ｃはそれぞれ第２図ａのＡ−Ａ線，
Ｂ−Ｂ線における断面図である。
第２図において１１は半導体基板であり、この半導体基
板１１と反対導電型の拡散層１２ａ，１２ｂが形成され
ている。
板１１と反対導電型の拡散層１２ａ，１２ｂが形成され
ている。
この拡散層１２ａ，１２ｂはそれぞれ導体線１３ａ，１
３ｂに接続部１４ａ，１４ｂで接続されている。
３ｂに接続部１４ａ，１４ｂで接続されている。
なおこの拡散層１２ａ，１２ｂは直接他の回路部分に拡
散層が延長されて接続していてもよい。
散層が延長されて接続していてもよい。
１５は半導体基板１１上に設けられた絶縁層であり、こ
の絶縁層１５内には中間導体層１６が設けられている。
の絶縁層１５内には中間導体層１６が設けられている。
すなわち、この中間導体層１６は絶縁層１５の薄い部分
を介して半導体基板１１上に形成されている。
を介して半導体基板１１上に形成されている。
そして、この中間導体層１６は接続部１７を介して導体
配線１８に接続され、一定電位が供給されている。
配線１８に接続され、一定電位が供給されている。
従って、中間導体層１６は拡散層１２ａ，１２ｂをそれ
ぞれソース及びドレインとするＭＯＳトランジスタのゲ
ート電極として作用するので、後述する様に、このＭＯ
Ｓトランジスタヲ導通させれば、拡散層１２ａ，１２ｂ
をそれぞれ接続することが出来る。
ぞれソース及びドレインとするＭＯＳトランジスタのゲ
ート電極として作用するので、後述する様に、このＭＯ
Ｓトランジスタヲ導通させれば、拡散層１２ａ，１２ｂ
をそれぞれ接続することが出来る。
１９は前記絶縁層１５上に設けられた導体配線であり、
拡散層１２ａおよび１２ｂを結ぶ線と交差している。
拡散層１２ａおよび１２ｂを結ぶ線と交差している。
この様に、中間導体層１６をゲート電極とし、拡散層１
２ａ，１２ｂをそれぞれソース電極，ドレイン電極とし
たＭＯＳトランジスタが構成されるので、中間導体層１
６下の半導体基板１１には従来の如く拡散層を形成する
必要がない。
２ａ，１２ｂをそれぞれソース電極，ドレイン電極とし
たＭＯＳトランジスタが構成されるので、中間導体層１
６下の半導体基板１１には従来の如く拡散層を形成する
必要がない。
上記構成において、中間導体層１６にＭＯＳトランジス
タの閾値電圧以上の電圧を加えることにより、この中間
導体層１６の下の半導体基板１１の表面に導電型拡散層
がなくとも導電性チャンネル２０が形成され、ソース電
極およびドレイン電極である拡散層１２ａおよび１２ｂ
が前記導電性チャンネル２０によって導通状態となる。
タの閾値電圧以上の電圧を加えることにより、この中間
導体層１６の下の半導体基板１１の表面に導電型拡散層
がなくとも導電性チャンネル２０が形成され、ソース電
極およびドレイン電極である拡散層１２ａおよび１２ｂ
が前記導電性チャンネル２０によって導通状態となる。
この時拡散層１２ａと１２ｂとの間に電位差があると、
一方から他方に電流が流れる。
一方から他方に電流が流れる。
そしてこの電流路は前記導体配線１８と交差しているが
、中間導体層１６が低いインピーダンスを介して電源線
（図示せず）に接続されているので拡散層１２ａ，１２
ｂおよび導電性チャンネルで形成される電流路払導体配
線１８との間にはクロストークが生じない。
、中間導体層１６が低いインピーダンスを介して電源線
（図示せず）に接続されているので拡散層１２ａ，１２
ｂおよび導電性チャンネルで形成される電流路払導体配
線１８との間にはクロストークが生じない。
すなわち、中間導体層１６は静電的なシールド作用をも
なすのである。
なすのである。
なお、上記構成の半導体装置はセラフ・アライン方式で
ソースとドレインおよびゲートを形成するＭＯＳトラン
ジスタを作る工程でもって、何等の工程増加を伴わず形
成することができる。
ソースとドレインおよびゲートを形成するＭＯＳトラン
ジスタを作る工程でもって、何等の工程増加を伴わず形
成することができる。
また上記実施例において中間導体層１６は低いインピー
ダンスで交流的に接地されていればよく、例えば外部電
源回路を経ても良く、さらに必ずしも電源線に接続され
なくとも、集積回路内部で適当なバイアス電位が形成さ
れていれば、そのバイアス電位が供給されるように接続
しても良い。
ダンスで交流的に接地されていればよく、例えば外部電
源回路を経ても良く、さらに必ずしも電源線に接続され
なくとも、集積回路内部で適当なバイアス電位が形成さ
れていれば、そのバイアス電位が供給されるように接続
しても良い。
なお、中間導体層は一定電位に保たれていなければなら
ず信号が加えられると電流路との間にクロストークが生
じてしまい、シールド作用をなさなくなる。
ず信号が加えられると電流路との間にクロストークが生
じてしまい、シールド作用をなさなくなる。
次に上記構成の等価電気回路について、ソース電極であ
る拡散層１２ａに入力される入力電圧ＶＩＮとドレイン
電極である拡散層１２ｂから出力される出力電圧■ＯＵ
Ｔとの関係について第３図とともに説明する。
る拡散層１２ａに入力される入力電圧ＶＩＮとドレイン
電極である拡散層１２ｂから出力される出力電圧■ＯＵ
Ｔとの関係について第３図とともに説明する。
ゲート電極である中間導体層１６に一定電位もが供給さ
れていると、出力電圧ＶＯＵＴは入力電圧Ｖ１Ｎの小さ
い間は、この入力電圧■ＩＮに比例するが入力電圧ＶＩ
Ｎがある値以上になると入力電圧ｖ１Ｎが増加しても出
力電圧ＶＯＵＴは増加せず最大出力電圧Ｖ。
れていると、出力電圧ＶＯＵＴは入力電圧Ｖ１Ｎの小さ
い間は、この入力電圧■ＩＮに比例するが入力電圧ＶＩ
Ｎがある値以上になると入力電圧ｖ１Ｎが増加しても出
力電圧ＶＯＵＴは増加せず最大出力電圧Ｖ。
Ｍで飽和する。この最大出力電圧Ｖ■ＯＭはＶＯＭ＝Ｖ
ＧＧ−ＶＴ（ＶＯＭ）で示される。
ＧＧ−ＶＴ（ＶＯＭ）で示される。
なお、ＶＴ（■ＯＭ）は最大出力電圧ＶＯＭなる基板バ
イアスの影響をうけた閾値電圧である。
イアスの影響をうけた閾値電圧である。
そして、この最大出力電圧ＶＯＭを大きく設定するため
には導電性チャンネル２０がＮ形であればゲート閾値電
圧が負であればよい。
には導電性チャンネル２０がＮ形であればゲート閾値電
圧が負であればよい。
換言すれば拡散層１２ａ，１２ｂおよび中間導体層１６
を基本構成とするＭＯＳトランジスタがデプレツション
型ＭＯＳトランジスタであればよい。
を基本構成とするＭＯＳトランジスタがデプレツション
型ＭＯＳトランジスタであればよい。
特に通常のＭＯＳ集積回路で高速動作が要求される場合
にはデプレツション型ＭＯＳトランジスタを負衝として
インバーターを形成することがある。
にはデプレツション型ＭＯＳトランジスタを負衝として
インバーターを形成することがある。
このような場合、閾値電圧ＶＴ（ＶＯＭ）を変化させた
分だけ飽和電圧が大きくなる。
分だけ飽和電圧が大きくなる。
デプレツションＭＯＳトランジスタを構成する場合、通
常イオン注入によって導電性チャンネルを形成するが、
デプレツション型ＭＯＳトランジスタを負荷とする場合
においてはそのデプレツションＭＯＳ負荷を形成する際
に交差配線用の導電路をも同時にデプレッション型にし
ておけば良く何等の工程増加をもたらさない。
常イオン注入によって導電性チャンネルを形成するが、
デプレツション型ＭＯＳトランジスタを負荷とする場合
においてはそのデプレツションＭＯＳ負荷を形成する際
に交差配線用の導電路をも同時にデプレッション型にし
ておけば良く何等の工程増加をもたらさない。
そして、デプレツション型ＭＯＳトランジスタの構成と
した場合には、中間導体層１６は基板に接続したり、接
地線に接続したりしても、一方の拡散層１２ａの入力電
圧が小さい時は、この入力電圧に対応した出力電圧を他
方の拡散層１２ｂから取り出すことができる。
した場合には、中間導体層１６は基板に接続したり、接
地線に接続したりしても、一方の拡散層１２ａの入力電
圧が小さい時は、この入力電圧に対応した出力電圧を他
方の拡散層１２ｂから取り出すことができる。
以上のように本発明によれば大きい振巾のフロック配線
と小さい振巾の信号配線とを集積回路の基板上で交差さ
せる場合に有害な２つの信号線のクロス・トークをほと
んど皆無となる半導体装置を何等の工程増加およびマス
ク枚数の増加を伴うことなく実現することができ、集積
回路のパター・レイアウトの自由度が増し、あわせて回
路の特性向上が行なわれ得る。
と小さい振巾の信号配線とを集積回路の基板上で交差さ
せる場合に有害な２つの信号線のクロス・トークをほと
んど皆無となる半導体装置を何等の工程増加およびマス
ク枚数の増加を伴うことなく実現することができ、集積
回路のパター・レイアウトの自由度が増し、あわせて回
路の特性向上が行なわれ得る。
第１図ａは従来の半導体装置の上面図、第１図ｂは同断
面図、第２図ａは本発明の一実施例を示す半導体装置の
上面図、第２図ｂ，ｃはそれぞれ第２図ａのＡ−Ａ線，
Ｂ−Ｂ線における断面図、第３図ａは同半導体装置の等
価電気回路図、第３図は同電気回路の入出力特性図であ
る。 １１・・・・・・半導体基板、１２ａ，１２ｂ・・・・
・・拡散層、１５・・・・・・絶縁層、１６・・・・・
・中間導体層、１９・・・・・・導体配線、２０・・・
・・・導電性チャンネル。
面図、第２図ａは本発明の一実施例を示す半導体装置の
上面図、第２図ｂ，ｃはそれぞれ第２図ａのＡ−Ａ線，
Ｂ−Ｂ線における断面図、第３図ａは同半導体装置の等
価電気回路図、第３図は同電気回路の入出力特性図であ
る。 １１・・・・・・半導体基板、１２ａ，１２ｂ・・・・
・・拡散層、１５・・・・・・絶縁層、１６・・・・・
・中間導体層、１９・・・・・・導体配線、２０・・・
・・・導電性チャンネル。
Claims (1)
- １ 半導体基板と異なる導電型の二つの領域を設けた半
導体基板上に絶縁層を介して形成された中間導体層と、
この中間導体層上に絶縁層を介して形成された導体配線
とを備え、前記中間導体層に一定電圧が印加されて前記
二つの領域間の半導体基板に導電性チャンネルを形成し
、この導電性チャンネルは前記導体配線と交差している
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4627577A JPS584820B2 (ja) | 1977-04-20 | 1977-04-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4627577A JPS584820B2 (ja) | 1977-04-20 | 1977-04-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53130991A JPS53130991A (en) | 1978-11-15 |
| JPS584820B2 true JPS584820B2 (ja) | 1983-01-27 |
Family
ID=12742663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4627577A Expired JPS584820B2 (ja) | 1977-04-20 | 1977-04-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584820B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994849A (ja) * | 1982-11-24 | 1984-05-31 | Nec Corp | 半導体集積回路装置 |
| JPS604241A (ja) * | 1983-06-22 | 1985-01-10 | Nec Corp | 半導体装置 |
| JPH01297839A (ja) * | 1988-05-26 | 1989-11-30 | Toshiba Corp | 半導体装置 |
-
1977
- 1977-04-20 JP JP4627577A patent/JPS584820B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53130991A (en) | 1978-11-15 |
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