JPS62140072A - デジタル位相計回路 - Google Patents
デジタル位相計回路Info
- Publication number
- JPS62140072A JPS62140072A JP61293582A JP29358286A JPS62140072A JP S62140072 A JPS62140072 A JP S62140072A JP 61293582 A JP61293582 A JP 61293582A JP 29358286 A JP29358286 A JP 29358286A JP S62140072 A JPS62140072 A JP S62140072A
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- JP
- Japan
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- register
- input
- clock signal
- cells
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents
- G01R25/08—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents by counting of standard pulses
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measuring Phase Differences (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Unknown Time Intervals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、第１のクロック信号パルスの縁部と第２の
クロック信号パルスの縁部との間の位相差を第２のクロ
ック信号の２個のパルスのサンプリング期間内において
決定するデジタル位相計回路に関するものである。
クロック信号パルスの縁部との間の位相差を第２のクロ
ック信号の２個のパルスのサンプリング期間内において
決定するデジタル位相計回路に関するものである。
［従来の技術］
ヨーロッパ特許公報Ｅ Ｐ−Ａ １−０１２２４９１号
公報には上記のような形式のデジタル位相計回路が記載
されている。このデジタル位相計回路の実施例において
は、第１のクロック信号パルスはテレビジョン受（ｇｌ
ｌｌｌの水平鍋内回路の水平フライバックパルスから導
出され送信された位相基準パルスから導出された第２の
クロック信号パルスの位相差が決定されるものである。
公報には上記のような形式のデジタル位相計回路が記載
されている。このデジタル位相計回路の実施例において
は、第１のクロック信号パルスはテレビジョン受（ｇｌ
ｌｌｌの水平鍋内回路の水平フライバックパルスから導
出され送信された位相基準パルスから導出された第２の
クロック信号パルスの位相差が決定されるものである。
従来の位相計回路は、水平フライバックパルスの繰返し
速度の多重倍の繰返し速度でクロックされなければなら
ないＡ／Ｄコンバータと、このＡ／Ｄコンバータに後続
するスイッチング可能な乗算装置と、クロック積分装置
とを備えている。
速度の多重倍の繰返し速度でクロックされなければなら
ないＡ／Ｄコンバータと、このＡ／Ｄコンバータに後続
するスイッチング可能な乗算装置と、クロック積分装置
とを備えている。
［発明の解決すべき問題点］
前記のような従来の回路は前記のような回路部品を集積
することが困難であり、集積した場合のチップ面積も大
きい。
することが困難であり、集積した場合のチップ面積も大
きい。
この発明の目的は、モノリシック集積に適しており、集
積回路チップ上で必要な面積が制限されるように従来の
回路よりも回路の量が少ないこの種のデジタル位相計回
路を提供することである。
積回路チップ上で必要な面積が制限されるように従来の
回路よりも回路の量が少ないこの種のデジタル位相計回
路を提供することである。
［問題点解決のための手段］
この発明によれば、この目的は、入力が第２のクロック
信号を供給され、出力がｍ個の遅延素子の列からなる遅
延ラインの入力に結合されると共にｍ個のセルの列を含
む第２のレジスタの入力に結合されており、その出力に
おける信号により前記ｍ個のセルのそれぞれをクロック
する周波数分割回路と、第１のクロック信号によってク
ロックされるｍ（Ｉ！ｉｌのセルの列を含む第１のレジ
スタと、ｋ番目のＸＯＲゲートの第１の入力が第１のレ
ジスタの対応するに番目のセルの出力に接続され、第２
の入力が第２のレジスタの対応するに番目のセルの出力
に接続され、第１および第２のレジスタの両者のに番目
のセルの入力が対応するに番目の遅延素子の出力に接続
されているｍ個のＸＯＲゲート列と、ラインにより制御
されてｎビットの出力信号を出力し、ｍ個の入力がそれ
ぞれ前記ＸＯＲゲートの一つの出力に接続されている多
重加算装置と、ラインと第１のレジスタの第１のセルの
出力との間のを接続装置とを具備しているデジタル位相
計回路によって達成される。
信号を供給され、出力がｍ個の遅延素子の列からなる遅
延ラインの入力に結合されると共にｍ個のセルの列を含
む第２のレジスタの入力に結合されており、その出力に
おける信号により前記ｍ個のセルのそれぞれをクロック
する周波数分割回路と、第１のクロック信号によってク
ロックされるｍ（Ｉ！ｉｌのセルの列を含む第１のレジ
スタと、ｋ番目のＸＯＲゲートの第１の入力が第１のレ
ジスタの対応するに番目のセルの出力に接続され、第２
の入力が第２のレジスタの対応するに番目のセルの出力
に接続され、第１および第２のレジスタの両者のに番目
のセルの入力が対応するに番目の遅延素子の出力に接続
されているｍ個のＸＯＲゲート列と、ラインにより制御
されてｎビットの出力信号を出力し、ｍ個の入力がそれ
ぞれ前記ＸＯＲゲートの一つの出力に接続されている多
重加算装置と、ラインと第１のレジスタの第１のセルの
出力との間のを接続装置とを具備しているデジタル位相
計回路によって達成される。
この発明のデジタル位相計回路は、ｎを整数としてｍ＝
２のｎ乗として、ｍ個の遅延素子と、ｍ個のレジスタセ
ルと、ｍ個のＸＯＲゲート（排他的オアゲート）と、ｎ
ビット信号を出力する多重カロ算装置とを備えることが
好ましい。その場合には、もしも、多重加算装置の出力
信号が２進数の分数として翻訳されるならば、２進加算
装置の出力は第２のクロック信号の２個のパルスのサン
プリング期間中における第２のクロック信号のパルスの
縁に対する第１のクロック信号のパルスの縁の位胃のデ
ジタル値を直接与える。
２のｎ乗として、ｍ個の遅延素子と、ｍ個のレジスタセ
ルと、ｍ個のＸＯＲゲート（排他的オアゲート）と、ｎ
ビット信号を出力する多重カロ算装置とを備えることが
好ましい。その場合には、もしも、多重加算装置の出力
信号が２進数の分数として翻訳されるならば、２進加算
装置の出力は第２のクロック信号の２個のパルスのサン
プリング期間中における第２のクロック信号のパルスの
縁に対する第１のクロック信号のパルスの縁の位胃のデ
ジタル値を直接与える。
この発明のデジタル位相計回路の部品は通常の集積可能
な回路、すなわち、周波数分割装置、周知の設計の遅延
素子、通常のレジスタ、多重加算装置および構成のよく
知られているＸＯＲゲートであり、これらの各部品につ
いてここで詳しく説明する必要はない。例えばＸＯＲゲ
ートはＰＣＴ公開公報Ｗ ０８５／ ０２９５７号公報
に記載されているようなゲートでよい。
な回路、すなわち、周波数分割装置、周知の設計の遅延
素子、通常のレジスタ、多重加算装置および構成のよく
知られているＸＯＲゲートであり、これらの各部品につ
いてここで詳しく説明する必要はない。例えばＸＯＲゲ
ートはＰＣＴ公開公報Ｗ ０８５／ ０２９５７号公報
に記載されているようなゲートでよい。
［実施例］
以下添附図面を参照に実施例を説明する。
第１図はこの発明のデジタル位相計回路の１実施例のブ
ロック図を示し、これはモノリシック集積に適しており
、集積回路チップ上の面積も比較的小さい。クロック信
号Ｃｋ２は周波数分割回路ＦＦ、例えばＪＫフリップフ
ロップを介して遅延ラインＶに供給される。遅延ライン
Ｖはそれぞれ遅延時間τを生じるｍ個の遅延素子ＶＣ１
・・・Ｖｃｍよりなっている。もしも、この発明がテレ
ビジョン受像礪中で使用されるのであれば、遅延は１．
５乃至３，５ｎｓ（ナノ秒）の範囲であることが好まし
い。
ロック図を示し、これはモノリシック集積に適しており
、集積回路チップ上の面積も比較的小さい。クロック信
号Ｃｋ２は周波数分割回路ＦＦ、例えばＪＫフリップフ
ロップを介して遅延ラインＶに供給される。遅延ライン
Ｖはそれぞれ遅延時間τを生じるｍ個の遅延素子ＶＣ１
・・・Ｖｃｍよりなっている。もしも、この発明がテレ
ビジョン受像礪中で使用されるのであれば、遅延は１．
５乃至３，５ｎｓ（ナノ秒）の範囲であることが好まし
い。
遅延ラインＶの内容は第２のクロック信号Ｃｋ２の制御
下に第２のレジスタＲ２のｍ個のセルＲ２１・・・Ｒ２
ｍの列中に転送される。したがって第２のレジスタＲ２
は常に基準信号を有しており、それは個々のセルＲ２１
乃至Ｒ２ｍ中に蓄積されている。第２のレジスタＲ２の
クロック入力もまた周波数分割回路Ｆ「の出力に接続さ
れ、−５第１のレジスタＲ１のセルＲ１１乃至Ｒ１ｍは
第１のクロック信号Ｃｋ１によってクロックされ、それ
によって遅延ラインＶの内容は第１のレジスタＲ１中に
書き込まれる。
下に第２のレジスタＲ２のｍ個のセルＲ２１・・・Ｒ２
ｍの列中に転送される。したがって第２のレジスタＲ２
は常に基準信号を有しており、それは個々のセルＲ２１
乃至Ｒ２ｍ中に蓄積されている。第２のレジスタＲ２の
クロック入力もまた周波数分割回路Ｆ「の出力に接続さ
れ、−５第１のレジスタＲ１のセルＲ１１乃至Ｒ１ｍは
第１のクロック信号Ｃｋ１によってクロックされ、それ
によって遅延ラインＶの内容は第１のレジスタＲ１中に
書き込まれる。
この発明によるデジタル位相計回路はざらにＸＯＲ（排
他的オア）ゲートＧ１乃至Ｇｍを備えている。ｋ番目の
ＸＯＲゲートＧｋの第１の入力１は第１のレジスタＲ１
の対応するに番目のセルＲ１にの出力に接続され、第２
の入力２は第２のレジスタＲ２の対応するに番目のセル
Ｒ２にの出力に接続されている。第１のレジスタＲ１お
よび第２のレジスタＲ２の両者のに番目のセルＲ１に、
Ｒ２にの入力は第１図に示すように対応するに番目の
遅延素子Ｖｃｋの出力に接続されている。第１のレジス
タＲ１および第２のレジスタＲ２の各セル対Ｒ１ｋ、
Ｒ２にの出力はこのようにＸＯＲゲートによって結合さ
れる。したがってＸＯＲゲートＧ１乃至Ｇｒａはそれら
の入力信号が異なるとき論理１を出力する。
他的オア）ゲートＧ１乃至Ｇｍを備えている。ｋ番目の
ＸＯＲゲートＧｋの第１の入力１は第１のレジスタＲ１
の対応するに番目のセルＲ１にの出力に接続され、第２
の入力２は第２のレジスタＲ２の対応するに番目のセル
Ｒ２にの出力に接続されている。第１のレジスタＲ１お
よび第２のレジスタＲ２の両者のに番目のセルＲ１に、
Ｒ２にの入力は第１図に示すように対応するに番目の
遅延素子Ｖｃｋの出力に接続されている。第１のレジス
タＲ１および第２のレジスタＲ２の各セル対Ｒ１ｋ、
Ｒ２にの出力はこのようにＸＯＲゲートによって結合さ
れる。したがってＸＯＲゲートＧ１乃至Ｇｒａはそれら
の入力信号が異なるとき論理１を出力する。
この発明によるデジタル位相計回路はさらに多重加算装
置Ｍａを備えている。この多重加算装置Ｍａはよく知ら
れたツリー構造（キャリー・セイブ加算器）に構成する
とよい。多重加算装置Ｍａはｍ個の入力を有し、そのそ
れぞれはＸＯＲゲー１−Ｇｌ乃至Ｇｌｌ＋の一つの出力
に接続され、ｎビットの出力信号を出力する。したがっ
てそれは論理１の数を数え、もしも、クロック信号Ｃｋ
ｌ、 ＣＲ２が同じ位相であり、ＸＯＲゲートＧ１乃至
Ｑｍの全ての入力が同じであるときには明らかにゼロで
ある。
置Ｍａを備えている。この多重加算装置Ｍａはよく知ら
れたツリー構造（キャリー・セイブ加算器）に構成する
とよい。多重加算装置Ｍａはｍ個の入力を有し、そのそ
れぞれはＸＯＲゲー１−Ｇｌ乃至Ｇｌｌ＋の一つの出力
に接続され、ｎビットの出力信号を出力する。したがっ
てそれは論理１の数を数え、もしも、クロック信号Ｃｋ
ｌ、 ＣＲ２が同じ位相であり、ＸＯＲゲートＧ１乃至
Ｑｍの全ての入力が同じであるときには明らかにゼロで
ある。
制御信号ＣｔがラインＬ℃により多重加算装置Ｍａに供
給される。この制御信号Ｃｔは第１のＸＯＲゲートＧ１
の第１の入力１、すなわち第１のレジスタセルＲ１１の
出力に生じ、したがってゼロ遅延に割当てられる。
給される。この制御信号Ｃｔは第１のＸＯＲゲートＧ１
の第１の入力１、すなわち第１のレジスタセルＲ１１の
出力に生じ、したがってゼロ遅延に割当てられる。
もしも、Ｘを多重加算装置Ｍａの入力における論理１の
数とすると、出力Ａにおける２進信号Ｂは、 Ｃｔ＝１であれば、Ｂ−Ｘ Ｃｔ ＝Ｏであれば、Ｂ＝ｍ−Ｘ である。
数とすると、出力Ａにおける２進信号Ｂは、 Ｃｔ＝１であれば、Ｂ−Ｘ Ｃｔ ＝Ｏであれば、Ｂ＝ｍ−Ｘ である。
前に述べたように、遅延ライン■の遅延素子の数、レジ
スタＲ１、Ｒ２のセルの数およびＸＯＲゲートＧ１乃至
Ｑｍの数ｍは２のｎ乗に等しく選定することが好ましい
。多重加算装置ＦＭａの出力のビット数はｎに等しい。
スタＲ１、Ｒ２のセルの数およびＸＯＲゲートＧ１乃至
Ｑｍの数ｍは２のｎ乗に等しく選定することが好ましい
。多重加算装置ＦＭａの出力のビット数はｎに等しい。
例えばもしもｘ＝０゜ｍ−Ｑ−ｍであれば、オーバーフ
ローは考慮に入れない。もしも出力信号がｎビットの分
数として翻訳されるならば、多重加算装置Ｍａは正確に
所望の結果を出力する。すなわち、クロックパルスＣｋ
２のサンプリング期間内のクロック信号Ｃｋｌのパルス
の縁の相対的位置を与える。
ローは考慮に入れない。もしも出力信号がｎビットの分
数として翻訳されるならば、多重加算装置Ｍａは正確に
所望の結果を出力する。すなわち、クロックパルスＣｋ
２のサンプリング期間内のクロック信号Ｃｋｌのパルス
の縁の相対的位置を与える。
第２図は、ｍ＝４、したがってｎ＝２としたデジタル位
相計回路のいくつかの代表的状態および多重加算装＠Ｍ
ａの出力Ａに得られたデジタル値を示している。それは
入力にクロックパルスＣｋ２が供給され、出力に遅延ラ
インＶの入力に供給され、また第２のレジスタＲ２をク
ロックするクロックパルスＣｋ２′を出力する周波数分
割回路ＦＦの動作を示している。第２図また位相位置が
Ｏ。
相計回路のいくつかの代表的状態および多重加算装＠Ｍ
ａの出力Ａに得られたデジタル値を示している。それは
入力にクロックパルスＣｋ２が供給され、出力に遅延ラ
インＶの入力に供給され、また第２のレジスタＲ２をク
ロックするクロックパルスＣｋ２′を出力する周波数分
割回路ＦＦの動作を示している。第２図また位相位置が
Ｏ。
９０°、１８０°、２７０’のときの多重加算装置Ｍａ
の出力Ａに得られた信号を示している。
の出力Ａに得られた信号を示している。
デジタルテレビジョンにおける実際の応用のためには、
ｍ＝２” ＝６４で充分である。遅延ラインＶはクロッ
クされないゲートによって構成される。
ｍ＝２” ＝６４で充分である。遅延ラインＶはクロッ
クされないゲートによって構成される。
３μＨＭＯ３技術、すなわち３μｍの幅の導体によって
第１図に示したデジタル位相計回路を構成するためには
１．７ｍｍ２の面積が必要である。
第１図に示したデジタル位相計回路を構成するためには
１．７ｍｍ２の面積が必要である。
第１図はこの発明のデジタル位相計回路の１実施例のブ
ロック図であり、第２図はこの発明のデジタル位相計回
路の動作を説明するための図である。 ＦＦ・・・周波数分割装置、■・・・遅延ライン、Ｒ＋
。 Ｒ２・・・レジスタ、０１〜Ｇｌｌ＋・・・ＸＯＲゲー
ト、Ｍａ・・・多重加算装置、Ｃｋｌ、 ＣＲ２・・・
クロック。 出願人代理人 弁理士 鈴江武彦 ｍ＝４ ＦＩＧ、 ２
ロック図であり、第２図はこの発明のデジタル位相計回
路の動作を説明するための図である。 ＦＦ・・・周波数分割装置、■・・・遅延ライン、Ｒ＋
。 Ｒ２・・・レジスタ、０１〜Ｇｌｌ＋・・・ＸＯＲゲー
ト、Ｍａ・・・多重加算装置、Ｃｋｌ、 ＣＲ２・・・
クロック。 出願人代理人 弁理士 鈴江武彦 ｍ＝４ ＦＩＧ、 ２
Claims (2)
- （１）第１のクロック信号パルスの縁部と第２のクロッ
ク信号パルスの縁部との間の位相差を第２のクロック信
号の２個のパルスのサンプリング期間内において決定す
るデジタル位相計回路において、 入力が第２のクロック信号を供給され、出力がｍ個の遅
延素子の列からなる遅延ラインの入力に結合されると共
にｍ個のセルの列を含む第２のレジスタの入力に結合さ
れており、その出力における信号により前記ｍ個のセル
のそれぞれをクロックする周波数分割回路と、 第１のクロック信号によつてクロックされるｍ個のセル
の列を含む第１のレジスタと、 ｋ番目のＸＯＲゲートの第１の入力が第１のレジスタの
対応するｋ番目のセルの出力に接続され、第２の入力が
第２のレジスタの対応するｋ番目のセルの出力に接続さ
れ、第１および第２のレジスタの両者のｋ番目のセルの
入力が対応するｋ番目の遅延素子の出力に接続されてい
るｍ個のＸＯＲゲート列と、 ラインにより制御されてｎビツトの出力信号を出力し、
ｍ個の入力がそれぞれ前記ＸＯＲゲートの一つの出力に
接続されている多重加算装置と、ラインと第１のレジス
タの第１のセルの出力との間のを接続装置とを具備して
いることを特徴とするデジタル位相計回路。 - （２）ｍ個の遅延素子と、ｍ個のレジスタセルとｍ個の
ＸＯＲゲートの個数ｍはｎを整数として２のｎ乗に等し
いことを特徴とする特許請求の範囲第１項記載のデジタ
ル位相計回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP85115842.8 | 1985-12-12 | ||
| EP85115842A EP0225396B1 (de) | 1985-12-12 | 1985-12-12 | Digitale Phasenmesschaltung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62140072A true JPS62140072A (ja) | 1987-06-23 |
| JPH0664099B2 JPH0664099B2 (ja) | 1994-08-22 |
Family
ID=8193935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61293582A Expired - Lifetime JPH0664099B2 (ja) | 1985-12-12 | 1986-12-11 | デジタル位相計回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4721905A (ja) |
| EP (1) | EP0225396B1 (ja) |
| JP (1) | JPH0664099B2 (ja) |
| CN (1) | CN1010894B (ja) |
| DE (1) | DE3579925D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5686835A (en) * | 1989-01-18 | 1997-11-11 | Nippondenso Co., Ltd | Physical quantity detection device for converting a physical quantity into a corresponding time interval |
| JP2868266B2 (ja) * | 1990-01-25 | 1999-03-10 | 株式会社日本自動車部品総合研究所 | 信号位相差検出回路及び信号位相差検出方法 |
| EP0463206B1 (de) * | 1990-06-26 | 1994-08-24 | Siemens Aktiengesellschaft | Verfahren zum Messen kleiner Phasendifferenzen und Schaltungsanordnung zur Durchführung des Verfahrens |
| DE4211701A1 (de) * | 1992-04-08 | 1993-10-14 | Thomson Brandt Gmbh | Verfahren und Vorrichtung zur Phasenmessung |
| US5309111A (en) * | 1992-06-26 | 1994-05-03 | Thomson Consumer Electronics | Apparatus for measuring skew timing errors |
| US5321369A (en) * | 1992-07-28 | 1994-06-14 | Microwave Logic, Inc. | Wide-range, wide-bandwidth, high-speed phase detector |
| US5521499A (en) * | 1992-12-23 | 1996-05-28 | Comstream Corporation | Signal controlled phase shifter |
| JPH11163690A (ja) * | 1997-11-26 | 1999-06-18 | Toshiba Corp | 周波数逓倍回路 |
| DE19830570A1 (de) | 1998-07-08 | 2000-01-20 | Siemens Ag | Schaltung zur Ermittlung der Zeitdifferenz zwischen Flanken eines ersten und eines zweiten digitalen Signals |
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-
1985
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- 1985-12-12 DE DE8585115842T patent/DE3579925D1/de not_active Expired - Fee Related
-
1986
- 1986-12-10 CN CN86108211.7A patent/CN1010894B/zh not_active Expired
- 1986-12-11 JP JP61293582A patent/JPH0664099B2/ja not_active Expired - Lifetime
- 1986-12-11 US US06/940,592 patent/US4721905A/en not_active Expired - Lifetime
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Also Published As
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