JP2658327B2 - 論理回路 - Google Patents
論理回路Info
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- JP2658327B2 JP2658327B2 JP63325363A JP32536388A JP2658327B2 JP 2658327 B2 JP2658327 B2 JP 2658327B2 JP 63325363 A JP63325363 A JP 63325363A JP 32536388 A JP32536388 A JP 32536388A JP 2658327 B2 JP2658327 B2 JP 2658327B2
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- Japan
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- terminal
- transfer gate
- circuit
- input terminal
- inverter circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路で実現された論理回路に関
し、特に立ち上がり検出回路に関する。
し、特に立ち上がり検出回路に関する。
従来の半導体集積回路における出力回路を示す回路図
を第２図に示す。第２図に示すように、従来の回路はデ
ータ入力端子１を第一のＤ型フリップフロップ23のデー
タ入力端子Ａに接続し、第一のＤ型フリップフロップ23
の非反転出力端子Ｃを第二のＤ型フリップフロップ24の
データ入力端子Ａに接続し、第一のＤ型フリップフロッ
プ23の反転出力端子ＤをNOR回路25の第一の入力端子Ｅ
に接続し、第二のＤ型フリップフロップ24の非反転出力
端子ＣをNOR回路25の第二の入力端子Ｆに接続し、NOR回
路25の出力端子Ｇをデータ出力端子26に接続し、クロッ
ク信号入力端子２を第一のＤ型フリップフロップ23のク
ロック信号入力端子Ｂと第二のＤ型フリップフロップ24
のクロック信号入力端子Ｂに接続して構成されていた。
を第２図に示す。第２図に示すように、従来の回路はデ
ータ入力端子１を第一のＤ型フリップフロップ23のデー
タ入力端子Ａに接続し、第一のＤ型フリップフロップ23
の非反転出力端子Ｃを第二のＤ型フリップフロップ24の
データ入力端子Ａに接続し、第一のＤ型フリップフロッ
プ23の反転出力端子ＤをNOR回路25の第一の入力端子Ｅ
に接続し、第二のＤ型フリップフロップ24の非反転出力
端子ＣをNOR回路25の第二の入力端子Ｆに接続し、NOR回
路25の出力端子Ｇをデータ出力端子26に接続し、クロッ
ク信号入力端子２を第一のＤ型フリップフロップ23のク
ロック信号入力端子Ｂと第二のＤ型フリップフロップ24
のクロック信号入力端子Ｂに接続して構成されていた。
上記従来の回路の信号波形の一例を第３図に示す。第
３図に示すように上記の回路は、時刻t1でデータ入力端
子１が論理値で“0"から“1"に変化しそのまま“1"を保
持すると、次にクロック信号入力端子２が“0"から“1"
に変化する時刻t2に第一のＤ型フリップフロップ23の非
反転出力端子Ｃが論理値で“0"から“1"に変化し反転出
力端子Ｄが“1"から“0"に変化し、その次にクロック信
号入力端子２が“0"から“1"に変化する時刻t4で第二の
Ｄ型フリップフロップ24の非反転出力端子Ｃは論理値で
“0"から“1"に変化するためデータ出力端子26は時刻t2
に論理値で“0"から“1"に変化し時刻t4に論理値で“1"
から“0"に変化する。このように上記の回路はデータ入
力端子１の論理値で“0"から“1"への変化を検出しクロ
ック信号入力端子２の“0"から“1"への変化に同期した
１クロック分のパルスを発生できるようになっていた。
３図に示すように上記の回路は、時刻t1でデータ入力端
子１が論理値で“0"から“1"に変化しそのまま“1"を保
持すると、次にクロック信号入力端子２が“0"から“1"
に変化する時刻t2に第一のＤ型フリップフロップ23の非
反転出力端子Ｃが論理値で“0"から“1"に変化し反転出
力端子Ｄが“1"から“0"に変化し、その次にクロック信
号入力端子２が“0"から“1"に変化する時刻t4で第二の
Ｄ型フリップフロップ24の非反転出力端子Ｃは論理値で
“0"から“1"に変化するためデータ出力端子26は時刻t2
に論理値で“0"から“1"に変化し時刻t4に論理値で“1"
から“0"に変化する。このように上記の回路はデータ入
力端子１の論理値で“0"から“1"への変化を検出しクロ
ック信号入力端子２の“0"から“1"への変化に同期した
１クロック分のパルスを発生できるようになっていた。
上述した従来の出力回路は、Ｄ型フリップフロップを
２個、NOR回路を１個用いているため、トランジスタ数
が多くチップ面積が大きくなるという欠点がある。
２個、NOR回路を１個用いているため、トランジスタ数
が多くチップ面積が大きくなるという欠点がある。
本発明の目的は前記課題を解決した論理回路を提供す
ることにある。
ることにある。
前記目的を達成するため、本発明は半導体集積回路に
おいて、第一端子が論理値で“1"のときは第二端子と第
三端子の間が導通状態となり第一端子が論理値で“0"の
ときは第二端子と第三端子の間が高抵抗状態となるトラ
ンスファーゲートとＤ型フリップフロップとインバータ
回路とNAND回路を用いて、データ入力端子をＤ型フリッ
プフロップのデータ入力端子に接続し、該Ｄ型フリップ
フロップの非反転出力端子をNAND回路の第一の入力端子
と第一のトランスファーゲートの第二端子に接続し、該
第一のトランスファーゲートの第三端子を第一のインバ
ータ回路の入力端子と第二のトランスファーゲートの第
二端子に接続し、該第一のインバータ回路の出力端子を
第三のトランスファーゲートの第二端子と第二のインバ
ータ回路の入力端子に接続し、該第二のインバータ回路
の出力端子を該第二のトランスファーゲートの第三端子
に接続し、該第三のトランスファーゲートの第三端子を
前記NAND回路の第二の入力端子と第四のトランスファー
ゲートの第二端子に接続し、該NAND回路の出力端子を第
三のインバータ回路の入力端子に接続し、該第三のイン
バータ回路の出力端子を該第四のトランスファーゲート
の第三端子とデータ出力端子に接続し、クロック信号入
力端子を前記Ｄ型フリップフロップのクロック信号入力
端子と第四のインバータ回路の入力端子と該第二のトラ
ンスファーゲートの第一端子と該第三のトランスファー
ゲートの第一端子に接続し、該第四のインバータ回路の
出力端子を該第一のトランスファーゲートの第一端子と
該第四のトランスファーゲートの第一端子に接続して構
成したものである。
おいて、第一端子が論理値で“1"のときは第二端子と第
三端子の間が導通状態となり第一端子が論理値で“0"の
ときは第二端子と第三端子の間が高抵抗状態となるトラ
ンスファーゲートとＤ型フリップフロップとインバータ
回路とNAND回路を用いて、データ入力端子をＤ型フリッ
プフロップのデータ入力端子に接続し、該Ｄ型フリップ
フロップの非反転出力端子をNAND回路の第一の入力端子
と第一のトランスファーゲートの第二端子に接続し、該
第一のトランスファーゲートの第三端子を第一のインバ
ータ回路の入力端子と第二のトランスファーゲートの第
二端子に接続し、該第一のインバータ回路の出力端子を
第三のトランスファーゲートの第二端子と第二のインバ
ータ回路の入力端子に接続し、該第二のインバータ回路
の出力端子を該第二のトランスファーゲートの第三端子
に接続し、該第三のトランスファーゲートの第三端子を
前記NAND回路の第二の入力端子と第四のトランスファー
ゲートの第二端子に接続し、該NAND回路の出力端子を第
三のインバータ回路の入力端子に接続し、該第三のイン
バータ回路の出力端子を該第四のトランスファーゲート
の第三端子とデータ出力端子に接続し、クロック信号入
力端子を前記Ｄ型フリップフロップのクロック信号入力
端子と第四のインバータ回路の入力端子と該第二のトラ
ンスファーゲートの第一端子と該第三のトランスファー
ゲートの第一端子に接続し、該第四のインバータ回路の
出力端子を該第一のトランスファーゲートの第一端子と
該第四のトランスファーゲートの第一端子に接続して構
成したものである。
以下、本発明の一実施例を図により説明する。
第１図は本発明の一実施例を示す回路図である。
本発明に論理回路は、第一端子が論理値で“1"のとき
には第二端子と第三端子の間が導通状態となり、第一端
子が論理値で“0"のときには第二端子と第三端子の間が
高抵抗状態となるような４個のトランスファーゲートと
３個のインバータ回路と１個のNAND回路と１個のＤ型フ
リップフロップを有している。すなわち、本発明は半導
体集積回路において、第一端子が論理値で“1"のときは
第二端子と第三端子の間が導通状態となり第一端子が論
理値で“0"のときは第二端子と第三端子の間が高抵抗状
態となるトランスファーゲートとＤ型フリップフロップ
とインバータ回路とNAND回路を用いて、データ入力端子
１をＤ型フリップフロップ３のデータ入力端子Ａに接続
し、Ｄ型フリップフロップ３の非反転出力端子ＣをNAND
回路９の第一の入力端子Ｊと第一のトランスファーゲー
ト４の第二端子Ｅに接続し、第一のトランスファーゲー
ト４の第三端子Ｆを第一のインバータ回路５の入力単式
Ｇと第二のトランスファーゲート６の第二端子Ｅに接続
し第一のインバータ回路５の出力端子Ｈを第三のトラン
スファーゲート８の第二端子Ｅと第二のインバータ回路
７の入力端子Ｇに接続し、第二のインバータ回路７の出
力端子Ｈを第二のトランスファーゲート６の第三端子Ｆ
に接続し、第三のトランスファーゲート８の第三端子Ｆ
をNAND回路９の第二の入力端子Ｋと第四のトランスファ
ーゲート10の第二端子Ｅに接続し、NAND回路９の出力端
子Ｌを第三のインバータ回路11の入力端子Ｇに接続し、
第三のインバータ回路11の出力端子Ｈを第四のトランス
ファーゲート10の第三端子Ｆとデータ出力端子13に接続
し、クロック信号入力端子２をＤ型フリップフロップ３
のクロック信号入力端子Ｂと第四のインバータ回路12の
入力端子Ｇと第二のトランスファーゲート６の第一端子
Ｄと第三のトランスファーゲート８の第一端子Ｄに接続
し、第四のインバータ回路12の出力端子Ｈを第一のトラ
ンスファーゲート４の第一端子Ｆと第四のトランスファ
ーゲート10の第一端子Ｄに接続して構成している。
には第二端子と第三端子の間が導通状態となり、第一端
子が論理値で“0"のときには第二端子と第三端子の間が
高抵抗状態となるような４個のトランスファーゲートと
３個のインバータ回路と１個のNAND回路と１個のＤ型フ
リップフロップを有している。すなわち、本発明は半導
体集積回路において、第一端子が論理値で“1"のときは
第二端子と第三端子の間が導通状態となり第一端子が論
理値で“0"のときは第二端子と第三端子の間が高抵抗状
態となるトランスファーゲートとＤ型フリップフロップ
とインバータ回路とNAND回路を用いて、データ入力端子
１をＤ型フリップフロップ３のデータ入力端子Ａに接続
し、Ｄ型フリップフロップ３の非反転出力端子ＣをNAND
回路９の第一の入力端子Ｊと第一のトランスファーゲー
ト４の第二端子Ｅに接続し、第一のトランスファーゲー
ト４の第三端子Ｆを第一のインバータ回路５の入力単式
Ｇと第二のトランスファーゲート６の第二端子Ｅに接続
し第一のインバータ回路５の出力端子Ｈを第三のトラン
スファーゲート８の第二端子Ｅと第二のインバータ回路
７の入力端子Ｇに接続し、第二のインバータ回路７の出
力端子Ｈを第二のトランスファーゲート６の第三端子Ｆ
に接続し、第三のトランスファーゲート８の第三端子Ｆ
をNAND回路９の第二の入力端子Ｋと第四のトランスファ
ーゲート10の第二端子Ｅに接続し、NAND回路９の出力端
子Ｌを第三のインバータ回路11の入力端子Ｇに接続し、
第三のインバータ回路11の出力端子Ｈを第四のトランス
ファーゲート10の第三端子Ｆとデータ出力端子13に接続
し、クロック信号入力端子２をＤ型フリップフロップ３
のクロック信号入力端子Ｂと第四のインバータ回路12の
入力端子Ｇと第二のトランスファーゲート６の第一端子
Ｄと第三のトランスファーゲート８の第一端子Ｄに接続
し、第四のインバータ回路12の出力端子Ｈを第一のトラ
ンスファーゲート４の第一端子Ｆと第四のトランスファ
ーゲート10の第一端子Ｄに接続して構成している。
第３図に上記回路の信号波形を示す。第３図に示すよ
うに時刻t1にデータ入力端子１が論理値で“0"から“1"
に変化すると、次にクロック信号入力端子２が論理値で
“0"から“1"に変化する時刻t2にＤ型フリップフロップ
３の非反転出力端子Ｃは論理値で“0"から“1"に変化
し、時刻t2から次にクロック信号入力端子２が論理値で
“1"から“0"に変化する時刻t3までの間は第一のトラン
スファーゲート４と第四のトランスファーゲート10は高
抵抗状態で第二のトランスファーゲート６と第三のトラ
ンスファーゲート８は導通状態となるため、インバータ
回路５とインバータ回路７によって時刻t2の直前のＤ型
フリップフロップ３の出力端子Ｃの出力値を保持し、NA
ND回路９の第二の入力端子Ｋは論理値で“1"となり、NA
ND回路９の出力端子Ｌは論理値で“0"となるため、デー
タ出力端子13は論理値で“1"となる。一方、時刻t3から
次にクロック信号が“0"から“1"に変化する時刻t4まで
の間は第一のトランスファーゲート４と第四のトランス
ファーゲート10は導通状態で第二のトランスファーゲー
ト６と第三のトランスファーゲート８は高抵抗状態とな
るため、NAND回路９とインバータ回路11によって時刻t3
の直前のNAND回路９の出力端子Ｌの出力値を保持し、デ
ータ出力端子13は論理値で“1"のままとなる。さらに時
刻t4以降はクロック信号入力端子２が論理値で“1"の間
は、第一のトランスファーゲート４と第四のトランスフ
ァーゲート10は高抵抗状態で第二のトランスファーゲー
ト６と第三のトランスファーゲート８は導通状態とな
り、インバータ回路５とインバータ回路７でＤ型フリッ
プフロップ３の出力値を保持しクロック信号入力端子２
が論理値で“0"の間は、第一のトランスファーゲート４
と第四のトランスファーゲート10は導通状態で第二のト
ランスファーゲート６と第三のトランスファーゲート８
は高抵抗状態となり、NAND回路９の第一の入力端子Ｊは
論理値で“1"、NAND回路９の第二の入力端子Ｋは論理値
で“0"となるので、NAND回路９の出力端子Ｌは“1"とな
り、データ出力端子13は“0"となる。このように上記の
回路はデータ入力端子１の論理値で“0"から“1"への変
化を検出し、クロック信号入力端子２の“0"から“1"へ
の変化に同期した１クロック分のパルスを発生できるよ
うになっている。
うに時刻t1にデータ入力端子１が論理値で“0"から“1"
に変化すると、次にクロック信号入力端子２が論理値で
“0"から“1"に変化する時刻t2にＤ型フリップフロップ
３の非反転出力端子Ｃは論理値で“0"から“1"に変化
し、時刻t2から次にクロック信号入力端子２が論理値で
“1"から“0"に変化する時刻t3までの間は第一のトラン
スファーゲート４と第四のトランスファーゲート10は高
抵抗状態で第二のトランスファーゲート６と第三のトラ
ンスファーゲート８は導通状態となるため、インバータ
回路５とインバータ回路７によって時刻t2の直前のＤ型
フリップフロップ３の出力端子Ｃの出力値を保持し、NA
ND回路９の第二の入力端子Ｋは論理値で“1"となり、NA
ND回路９の出力端子Ｌは論理値で“0"となるため、デー
タ出力端子13は論理値で“1"となる。一方、時刻t3から
次にクロック信号が“0"から“1"に変化する時刻t4まで
の間は第一のトランスファーゲート４と第四のトランス
ファーゲート10は導通状態で第二のトランスファーゲー
ト６と第三のトランスファーゲート８は高抵抗状態とな
るため、NAND回路９とインバータ回路11によって時刻t3
の直前のNAND回路９の出力端子Ｌの出力値を保持し、デ
ータ出力端子13は論理値で“1"のままとなる。さらに時
刻t4以降はクロック信号入力端子２が論理値で“1"の間
は、第一のトランスファーゲート４と第四のトランスフ
ァーゲート10は高抵抗状態で第二のトランスファーゲー
ト６と第三のトランスファーゲート８は導通状態とな
り、インバータ回路５とインバータ回路７でＤ型フリッ
プフロップ３の出力値を保持しクロック信号入力端子２
が論理値で“0"の間は、第一のトランスファーゲート４
と第四のトランスファーゲート10は導通状態で第二のト
ランスファーゲート６と第三のトランスファーゲート８
は高抵抗状態となり、NAND回路９の第一の入力端子Ｊは
論理値で“1"、NAND回路９の第二の入力端子Ｋは論理値
で“0"となるので、NAND回路９の出力端子Ｌは“1"とな
り、データ出力端子13は“0"となる。このように上記の
回路はデータ入力端子１の論理値で“0"から“1"への変
化を検出し、クロック信号入力端子２の“0"から“1"へ
の変化に同期した１クロック分のパルスを発生できるよ
うになっている。
〔発明の効果〕 以上説明したように本発明は、半導体集積回路におい
て第一端子が論理値で“1"のときは第二端子と第三端子
の間が導通状態となり第一端子が論理値で“0"のときは
第二端子と第三端子の間が高抵抗状態となるトランスフ
ァーゲートとＤ型フリップフロップとインバータ回路と
NAND回路を用いて、データ入力端子をＤ型フリップフロ
ップのデータ入力端子に接続し、Ｄ型フリップフロップ
の非反転出力端子をNAND回路の第一の入力端子と第一の
トランスファーゲートの第二端子に接続し、第一のトラ
ンスファーゲートの第三端子を第一のインバータ回路の
入力端子と第二のトランスファーゲートの第二端子に接
続し、第一のインバータ回路の出力端子を第三のトラン
スファーゲートの第二端子と第二のインバータ回路の入
力端子に接続し、第二のインバータ回路の出力端子を第
二のトランスファーゲートの第三端子に接続し、第三の
トランスファーゲートの第三端子をNAND回路の第二の入
力端子と第四のトランスファーゲートの第二端子に接続
し、NAND回路の出力端子を第三のインバータ回路の入力
端子に接続し、第三のインバータ回路の出力端子を第四
のトランスファーゲートの第三端子とデータ出力端子に
接続し、クロック信号入力端子をＤ型フリップフロップ
のクロック信号入力端子と第四のインバータ回路と第二
のトランスファーゲートの第一端子と第三のトランスフ
ァーゲートの第一端子に接続し、第四のインバータ回路
の出力端子を第一のトランスファーゲートの第一端子と
第四のトランスファーゲートの第一端子に接続して構成
することによって、トランジスタの数を減らすことがで
き、チップ面積を小さくできる効果がある。
て第一端子が論理値で“1"のときは第二端子と第三端子
の間が導通状態となり第一端子が論理値で“0"のときは
第二端子と第三端子の間が高抵抗状態となるトランスフ
ァーゲートとＤ型フリップフロップとインバータ回路と
NAND回路を用いて、データ入力端子をＤ型フリップフロ
ップのデータ入力端子に接続し、Ｄ型フリップフロップ
の非反転出力端子をNAND回路の第一の入力端子と第一の
トランスファーゲートの第二端子に接続し、第一のトラ
ンスファーゲートの第三端子を第一のインバータ回路の
入力端子と第二のトランスファーゲートの第二端子に接
続し、第一のインバータ回路の出力端子を第三のトラン
スファーゲートの第二端子と第二のインバータ回路の入
力端子に接続し、第二のインバータ回路の出力端子を第
二のトランスファーゲートの第三端子に接続し、第三の
トランスファーゲートの第三端子をNAND回路の第二の入
力端子と第四のトランスファーゲートの第二端子に接続
し、NAND回路の出力端子を第三のインバータ回路の入力
端子に接続し、第三のインバータ回路の出力端子を第四
のトランスファーゲートの第三端子とデータ出力端子に
接続し、クロック信号入力端子をＤ型フリップフロップ
のクロック信号入力端子と第四のインバータ回路と第二
のトランスファーゲートの第一端子と第三のトランスフ
ァーゲートの第一端子に接続し、第四のインバータ回路
の出力端子を第一のトランスファーゲートの第一端子と
第四のトランスファーゲートの第一端子に接続して構成
することによって、トランジスタの数を減らすことがで
き、チップ面積を小さくできる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
の論理回路を示す回路図、第３図は本発明及び従来の論
理回路の信号波形を示す図である。 １……データ入力端子、２……クロック信号入力端子 ３……Ｄ型フリップフロップ ４……第一のトランスファーゲート、５……インバータ
回路 ６……第二のトランスファーゲート ７……第二のインバータ回路 ８……第三のトランスファーゲート、９……NAND回路 10……第四のトランスファーゲート 11……第三のインバータ回路、12……第四のインバータ
回路 13……データ出力端子
の論理回路を示す回路図、第３図は本発明及び従来の論
理回路の信号波形を示す図である。 １……データ入力端子、２……クロック信号入力端子 ３……Ｄ型フリップフロップ ４……第一のトランスファーゲート、５……インバータ
回路 ６……第二のトランスファーゲート ７……第二のインバータ回路 ８……第三のトランスファーゲート、９……NAND回路 10……第四のトランスファーゲート 11……第三のインバータ回路、12……第四のインバータ
回路 13……データ出力端子
Claims (1)
- 【請求項１】半導体集積回路において、第一端子が論理
値で“1"のときは第二端子と第三端子の間が導通状態と
なり第一端子が論理値で“0"のときは第二端子と第三端
子の間が高抵抗状態となるトランスファーゲートとＤ型
フリップフロップとインバータ回路とNAND回路を用い
て、データ入力端子をＤ型フリップフロップのデータ入
力端子に接続し、該Ｄ型フリップフロップの非反転出力
端子をNAND回路の第一の入力端子と第一のトランスファ
ーゲートの第二端子に接続し、該第一のトランスファー
ゲートの第三端子を第一のインバータ回路の入力端子と
第二のトランスファーゲートの第二端子に接続し、該第
一のインバータ回路の出力端子を第三のトランスファー
ゲートの第二端子と第二のインバータ回路の入力端子に
接続し、該第二のインバータ回路の出力端子を該第二の
トランスファーゲートの第三端子に接続し、該第三のト
ランスファーゲートの第三端子を前記NAND回路の第二の
入力端子と第四のトランスファーゲートの第二端子に接
続し、該NAND回路の出力端子を第三のインバータ回路の
入力端子に接続し、該第三のインバータ回路の出力端子
を該第四のトランスファーゲートの第三端子とデータ出
力端子に接続し、クロック信号入力端子を前記Ｄ型フリ
ップフロップのクロック信号入力端子と第四のインバー
タ回路の入力端子と該第二のトランスファーゲートの第
一端子と該第三のトランスファーゲートの第一端子に接
続し、該第四のインバータ回路の出力端子を該第一のト
ランスファーゲートの第一端子と該第四のトランスファ
ーゲートの第一端子に接続して構成したことを特徴とす
る論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325363A JP2658327B2 (ja) | 1988-12-23 | 1988-12-23 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325363A JP2658327B2 (ja) | 1988-12-23 | 1988-12-23 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02170715A JPH02170715A (ja) | 1990-07-02 |
| JP2658327B2 true JP2658327B2 (ja) | 1997-09-30 |
Family
ID=18175991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63325363A Expired - Lifetime JP2658327B2 (ja) | 1988-12-23 | 1988-12-23 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658327B2 (ja) |
-
1988
- 1988-12-23 JP JP63325363A patent/JP2658327B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02170715A (ja) | 1990-07-02 |
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