JPS61227285A - 高密度メモリパツケ−ジ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は論理モジ、−ルとメモリバ、ケージとからなる
半導体メモリ装置に関するもので、特に複数個の半導体
メモリ集積回路素子を１個の基板に搭載する高密度メモ
リパッケージに関するものである。

従来の技術 従来、この種の半導体メモリ装置では、使用するメモリ
集積回路素子として、メモリ集積度、性能９価格等の関
係で、論理モジュール内で使用する信号電圧レベルと異
なる論理レベルで動作する素子を使用することが多々あ
った。

このために半導体メモリ装置では、メモリ集積回路素子
を搭載するメモリパッケージ内にレベル変換用半導体集
積回路を搭載するか、メモリパッケージ内は半導体メモ
リ回路素子の信号電圧レベルと同一レベルで動作する半
導体論理回路素子を用い、パッケージ外部でレベル変換
する構造となっていた。

そして、最近の論理装置の高性能化、高密度化に対応す
るためには、前者の方法の１個の基板上に複数の半導体
メモリ回路素子とレベル変換回路とを併せて搭載する高
密度メモリハラケージの試みがなされていた。（例えば
特開昭５７−１９３３９０号、高密度メモリパッケージ
） しかし、この従来の高密度パッケージにおいては、レベ
ル変換その他の遅延時間のばらつきの増大によるメモリ
読出しサイクルの増加や、同じくメモリ書込みサイクル
の増加があり、半導体メモリ装置の性能低下の原因とな
っていた。

発明が解決しようとする問題点 本発明の目的は、上記の欠点、すなわち従来の高密度メ
モリパッケージの構成では、レベル変換を含む遅延時間
のばらつきの増大によるメモリ読出しまたはメモリ書込
みサイクルの増加が、半導体メモリ装置の性能低下の原
因になるという問題点を解決し先高密度メモリパッケー
ジを提供することにある。

問題点を解決するための手段 本発明は上述の問題点を解決するために、複数個の半導
体メモリ集積回路素子と、入力信号レベル変換回路およ
び入力部ラッチ回路と出力信号レベル変換回路および出
力部ラッチ回路とからなる半導体レベル変換集積回路と
を、基板上に併せて搭載する構成を採用するものである
。

作用 本発明は上述のように構成したので、本発明の高密度メ
モリパッケージの入力端子に入力した信号は、入力信号
レベル変換回路でレベル変換されたのち入力部ラッチ回
路でラッチされて、半導体メモリ集積回路素子に送られ
、また半導体メモリ集積回路素子の出力は、出力部ラッ
チ回路でう。

チされたのち出力信号レベル変換回路でレベル変換され
て出力端子から出力される。したがって遅延時間のばら
つきを入力部ラッチ回路および出力部ラッチ回路で吸収
し、読出しおよび書込みサイクルを短くすることができ
る。

実施例 次に本発明の実施例について図面を参照して説明する。

本発明の一実施例をプロ、り図で示す第１図を参照する
と、本発明の高密度メモリハラケージは、複数個の半導
体メモリ回路素子群２１と、入力信号レベル変換回路１
１および入力部ラッチ回路１２と出力信号レベル変換回
路３１および出力部ラッチ回路３２とからなる半導体レ
ベル変換集積回路５１とが同一の基板に搭載されている
。

次に実施例の動作について第１図を用いて説明する。こ
こで例えば入力信号レベルを低電圧電流切換盤論理レベ
ル（以下ＣＭＬレベルと呼ぶ）とし、半導体メモリ回路
素子群の動作レベルをエミッタ結合型論理レベル（以下
ＥＣＬレベルと呼ぶ）とする。

まず入力端子１に入力したＣＭＬレベルは、入力レベル
変換回路１１でＥＣＬレベルに変換さに、入力ラッチ回
路用クロック入力４２により動作する入力部ラッチ回路
１２に入力する。この入力部ラッチ回路１２の出力は半
導体メモリ回路素子群２１に送られ、メモリ素子の入力
となる。半導体メそり回路素子群２１はＥＣＬレベルで
動作する複数のメモリ素子を接続した大容量メモリを構
成している。

一方半導体メモリ回路素子群２１の出力は、出力ラッチ
回路用クロック入力４３により動作する出力部ラッチ回
路３２に入力する。出力部ラッチ回路３２の出力は、Ｅ
ＣＬレベルからＣＭＬレベルにレベル変換するレベル変
換回路３１でＣＭＬレベルに変換され、出力端子２よシ
出力される。

また書込みタイミングパルス人力４１はレベル変換を行
われて半導体メモリ回路素子群２ＮＣ送られる。

次にレベル変換にラッチ回路を付加した効果について説
明する。

書込みサイクルについては、第２図（ａ）に示すようＫ
、従来のラッチ回路がない場合には、入力信号の遅延時
間のばらつきを考慮しなければならず、書込みパルスの
幅値ＷＰ、セットアツプ値Ｗｓ　。

ホールド値ＷＨと、入力信号のばらつきによる差分Ｉ　
ＤＺＦを保障したサイクルＷｃＡに対し、第２図（ｂ）
に示すようＫ、本発明のラッチ回路を付加した場合には
、書込みパルスの幅値ＷＰ、セットアツプ値Ｗ８．ホー
ルド値ＷＨを保障したサイクルＷｃ１ｌとなるため、入
力信号の遅延時間のばらつきによる差分ＩＤＩＦだけ書
込みサイクルを短くすることができる。

読出しサイクルについては、ラッチ回路がない従来の場
合には、第３図（ａ）に示すように、レベル変換回路で
の遅延時間を含む最大遅延時間几Ｄｍ□と最小遅延時間
ＲＤｍｉ。と読出しデータの有効時間ＲＨとから読出し
サイクルＲ（４が決定され、最大遅延時間几Ｄｍａｘと
最小遅延時間ＲＤｍｉ。との差が大きくなると、読出し
サイクルが大きくなる。

本発明はメモリパッケージ内部にラッチ回路を設けたこ
とにより、第３図（ｂ）に示すように、入力信号のばら
つきを入力ラッチ回路で、またメモリ素子のばらつきを
出力ラッチ回路で吸収することにより、遅延時間のばら
つきは出力部ラッチ回路以降となるので、読出しサイク
ル＆Ｊを小さくすることが可能になる。

なお本発明は上記実施例に限定されることなく、例えば
メモリパッケージの入出力信号がＥＣＬ　。

半導体メモリ集積回路の入出力信号がＴＴＬレベルであ
るような任意の信号レベルの組合せとすることも勿論可
能であり、本発明の集積回路を搭載する基板もセラミ、
り基板やガラスエポキシ基板等いろいろ考えられる。

発明の効果 以上に説明したように１本発明によれば、レベル変換回
路にラッチ回路を付加することによって。

読出しサイクルおよび書込みサイクルを短くすることが
できるため、論理装置が使用する信号電圧レベルを考慮
することなく、メモリ集積度が高く、安価でしかも高性
能の半導体メモリ装置を構成できるという効果がある。

【図面の簡単な説明】

第１図は本発明のプロ、り図、第２図（ａ）はラッチ回
路なしの場合の書込みサイクルのタイミング波形図、第
２図（ｂ）は２．子回路を付加した場合の書込みサイク
ルのタイミング波形図、第３図（ａ）はラッチ回路なし
の場合の読出しサイクルのタイミング波形図、第３図（
ｂ）はラッチ回路を付加した場合の読出しサイクルのタ
イミング波形図である。 ｌ・・・・・・データ入力端子、２・・・・・・データ
出力端子、１１・・・・・・入力信号レベル変換回路、
１２・・・・・・入力部ラッチ回路％２１・旧・・半導
体メモリ回路素子群、３１”°°°”°出力信号レベル
変換回路、３２・・・・・・出力部ラッチ回路、４１・
・・・・・書込みパルス入力、４２・・・・・・入力ラ
ッチ回路用クロック入力、４３・・・・・・出力ラッチ
回路用クロック入力、５１・・・・・・ラッチ回路付半
導体レベル変換集積回路。 ＄　１　　図 （（Ｌ） （ｂ） オ　２Ｉ！１ （Ｕ） （ムノ ｚｎ−−−−−−−メｔ”ｌｆニーｊＩｌ？！、ｄｔｉ
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Claims (1)

【特許請求の範囲】
1. 　複数個の半導体メモリ集積回路素子と、これらの素子
   のそれぞれの入力端子に入力する信号レベルを変換して
   前記半導体メモリ集積回路素子へ供給する入力信号レベ
   ル変換回路および前記半導体メモリ集積回路素子の出力
   信号レベルを変換して出力端子へ出力する出力信号レベ
   ル変換回路を含む半導体レベル変換集積回路とを、基板
   上に併せて搭載する高密度メモリパッケージにおいて、
   前記入力レベル変換回路の後段および出力レベル変換回
   路の前段にそれぞれ入力部ラッチ回路および出力部ラッ
   チ回路を付加して設けたことを特徴とする高密度メモリ
   パッケージ。