JPH0572291A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0572291A JPH0572291A JP3163226A JP16322691A JPH0572291A JP H0572291 A JPH0572291 A JP H0572291A JP 3163226 A JP3163226 A JP 3163226A JP 16322691 A JP16322691 A JP 16322691A JP H0572291 A JPH0572291 A JP H0572291A
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- Japan
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- input
- signal
- circuit
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Abstract
(57)【要約】
【構成】入力端子Ｉと、内部機能回路および内部テスト
回路へそれぞれ接続された第１および第２の出力端子Ｏ
１，Ｏ２と、これら入力端子Ｉと第１の出力端子Ｏ１間
に接続される通常信号入力回路２と、入力端子ＩＴＣ第
２の出力端子Ｏ２間に接続されるテスト回路３とを有す
る。これらの出力端子Ｏ１，Ｏ２への出力は、通常機能
モード時とテストモード時とで異った信号を出力させ
る。 【効果】入力端子数と入力テストパターン数を低減で
き、テスト時の故障検出率を向上させることができる。
回路へそれぞれ接続された第１および第２の出力端子Ｏ
１，Ｏ２と、これら入力端子Ｉと第１の出力端子Ｏ１間
に接続される通常信号入力回路２と、入力端子ＩＴＣ第
２の出力端子Ｏ２間に接続されるテスト回路３とを有す
る。これらの出力端子Ｏ１，Ｏ２への出力は、通常機能
モード時とテストモード時とで異った信号を出力させ
る。 【効果】入力端子数と入力テストパターン数を低減で
き、テスト時の故障検出率を向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
テスト入力ピンのオーバーヘッドを少なくする半導体装
置に関する。
テスト入力ピンのオーバーヘッドを少なくする半導体装
置に関する。
【０００２】
【従来の技術】従来の半導体装置は入力バッファ回路を
備えているが、この半導体装置に使用されている入力バ
ッファ回路は入力信号を単に伝達する機能のみを有して
いる。通常、かかる半導体装置のテストを行なう場合、
入力端子から信号を入力し、その出力を期待値と比較す
ることにより判定を行っている。また近年、半導体装置
の大規模化及び高集積化により、テストの効率化のため
にスキャンパス法やＢＩＳＴ回路等が採用されている。
このスキャンパス法を用いてテストを行なうときテスト
入力数を増加させないと、テスト回路が長大となり、故
障箇所を限定するのに不向きである。また、検出率を向
上させるために、データ入力数を増加させたり、あるい
はデータの時分割化を行ない多重化を行っている。一
方、ＢＩＳＴ回路を用いる場合は内部回路のオーバーヘ
ッドを大きくしたり、あるいはシリアルなデータを挿入
することにより、テスト回路を動作させている。この場
合は入力端子数のオーバーヘッドの増大化とテストパタ
ーンの増大化とを招きやすい。
備えているが、この半導体装置に使用されている入力バ
ッファ回路は入力信号を単に伝達する機能のみを有して
いる。通常、かかる半導体装置のテストを行なう場合、
入力端子から信号を入力し、その出力を期待値と比較す
ることにより判定を行っている。また近年、半導体装置
の大規模化及び高集積化により、テストの効率化のため
にスキャンパス法やＢＩＳＴ回路等が採用されている。
このスキャンパス法を用いてテストを行なうときテスト
入力数を増加させないと、テスト回路が長大となり、故
障箇所を限定するのに不向きである。また、検出率を向
上させるために、データ入力数を増加させたり、あるい
はデータの時分割化を行ない多重化を行っている。一
方、ＢＩＳＴ回路を用いる場合は内部回路のオーバーヘ
ッドを大きくしたり、あるいはシリアルなデータを挿入
することにより、テスト回路を動作させている。この場
合は入力端子数のオーバーヘッドの増大化とテストパタ
ーンの増大化とを招きやすい。
【０００３】
【発明が解決しようとする課題】上述した従来の入力バ
ッファ等の半導体装置は、テスト用入力端子数の増大化
をきたし、テストパターン数の低減やテスト時間の低減
をはかることが困難であるとともにテスト時の支障検出
率を向上できないという欠点がある。
ッファ等の半導体装置は、テスト用入力端子数の増大化
をきたし、テストパターン数の低減やテスト時間の低減
をはかることが困難であるとともにテスト時の支障検出
率を向上できないという欠点がある。
【０００４】本発明の目的は、かかる入力端子数および
テストパターン数やテスト時間を低減するとともに、テ
スト時の故障検出率を向上させることのできる半導体装
置を提供することにある。
テストパターン数やテスト時間を低減するとともに、テ
スト時の故障検出率を向上させることのできる半導体装
置を提供することにある。
【０００５】
【課題を解決するための手段】第一の発明の半導体装置
は、入力端子と、内部機能回路に信号を供給する第１の
出力端子および内部テスト回路へ信号を供給する第２の
出力端子と、前記入力端子および前記第１の出力端子間
に接続される通常信号入力回路と、前記入力端子および
前記第２の出力端子間に接続され且つレベル変換回路を
備えたテスト回路とを有し、通常機能モードでは前記入
力端子からの信号を前記通常信号入力回路を介し前記第
１の出力端子に伝達するとともに前記第２の出力端子に
は固定電位を出力し、テストモード時には前記テスト回
路の前記レベル変換回路により前記通常機能モード時の
入力信号電位を基準としてオーバースウィングされた信
号を検出することにより通常内部信号電位にレベル変換
された信号を前記第２の出力端子へ伝達して構成され
る。
は、入力端子と、内部機能回路に信号を供給する第１の
出力端子および内部テスト回路へ信号を供給する第２の
出力端子と、前記入力端子および前記第１の出力端子間
に接続される通常信号入力回路と、前記入力端子および
前記第２の出力端子間に接続され且つレベル変換回路を
備えたテスト回路とを有し、通常機能モードでは前記入
力端子からの信号を前記通常信号入力回路を介し前記第
１の出力端子に伝達するとともに前記第２の出力端子に
は固定電位を出力し、テストモード時には前記テスト回
路の前記レベル変換回路により前記通常機能モード時の
入力信号電位を基準としてオーバースウィングされた信
号を検出することにより通常内部信号電位にレベル変換
された信号を前記第２の出力端子へ伝達して構成され
る。
【０００６】また、第二の発明の半導体装置は、入力端
子と、内部機能回路に信号を供給する第１の出力端子お
よび内部テスト回路へ信号を供給する第２の出力端子
と、前記入力端子および前記第１の出力端子間に接続さ
れ且つ記憶回路を備えた通常信号入力回路と、前記入力
端子および前記第２の出力端子間に接続されるテスト回
路とを有し、通常機能モードでは前記入力端子からの信
号を前記第１の出力端子に伝達するとともに前記第２の
出力端子には固定電位を出力し、テストモード時にはテ
ストモード直前の前記入力端子からの信号を前記記憶回
路により保持して前記第１の出力端子に出力するととも
に前記第２の出力端子には前記入力端子からの信号を伝
達して構成される。
子と、内部機能回路に信号を供給する第１の出力端子お
よび内部テスト回路へ信号を供給する第２の出力端子
と、前記入力端子および前記第１の出力端子間に接続さ
れ且つ記憶回路を備えた通常信号入力回路と、前記入力
端子および前記第２の出力端子間に接続されるテスト回
路とを有し、通常機能モードでは前記入力端子からの信
号を前記第１の出力端子に伝達するとともに前記第２の
出力端子には固定電位を出力し、テストモード時にはテ
ストモード直前の前記入力端子からの信号を前記記憶回
路により保持して前記第１の出力端子に出力するととも
に前記第２の出力端子には前記入力端子からの信号を伝
達して構成される。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１（ａ），（ｂ）はそれぞれ本発明の一
実施例を説明するための入力バッファ回路図および入力
信号振幅特性図である。図１（ａ）に示すように、本実
施例は入力バッファ回路１を表わし、入力端子Ｉからの
入力信号を第１の出力端子Ｏ１へ伝達する通常信号入力
回路２と、入力端子Ｉからの入力信号をレベル変換し且
つモード入力信号Ｃの制御によりハイ又はロウを第２の
出力端子Ｏ２へ伝達するテスト入力回路３とを有してい
る。この通常信号入力回路２はインバータＧ１，Ｇ２を
有し、またテスト入力回路３は入力信号Ｉに対するロウ
側信号レベル変換回路４と、ハイ側信号レベル変換回路
５と、ＭＯＳトランジスタＴ１〜Ｔ４で形成されるトラ
ンスファーゲートと、これらトランスファーゲート出力
および制御端子Ｃからモード入力信号のＮＡＮＤ論理を
とるＮＡＮＤゲートＮ１とを備えている。
実施例を説明するための入力バッファ回路図および入力
信号振幅特性図である。図１（ａ）に示すように、本実
施例は入力バッファ回路１を表わし、入力端子Ｉからの
入力信号を第１の出力端子Ｏ１へ伝達する通常信号入力
回路２と、入力端子Ｉからの入力信号をレベル変換し且
つモード入力信号Ｃの制御によりハイ又はロウを第２の
出力端子Ｏ２へ伝達するテスト入力回路３とを有してい
る。この通常信号入力回路２はインバータＧ１，Ｇ２を
有し、またテスト入力回路３は入力信号Ｉに対するロウ
側信号レベル変換回路４と、ハイ側信号レベル変換回路
５と、ＭＯＳトランジスタＴ１〜Ｔ４で形成されるトラ
ンスファーゲートと、これらトランスファーゲート出力
および制御端子Ｃからモード入力信号のＮＡＮＤ論理を
とるＮＡＮＤゲートＮ１とを備えている。
【０００９】また、図１（ｂ）に示すように、制御端子
Ｃからは、通常機能動作モードおよびテストモードによ
り異った信号が入力される。すなわち、通常機能動作モ
ード時入力信号振幅Ａと、テストモード時入力信号振幅
Ｂとが入力される。
Ｃからは、通常機能動作モードおよびテストモードによ
り異った信号が入力される。すなわち、通常機能動作モ
ード時入力信号振幅Ａと、テストモード時入力信号振幅
Ｂとが入力される。
【００１０】かかる入力バッファ回路１において、第１
の出力端子Ｏ１からは通常信号回路２を介して入力信号
Ｉが出力される。また、テストモード時には、通常信号
入力回路からの信号を第１の出力端子Ｏ１に出力すると
ともに、第２の出力端子Ｏ２にはロウ側又はハイ側のレ
ベル変換回路４又は５の出力を選択して伝達される。
の出力端子Ｏ１からは通常信号回路２を介して入力信号
Ｉが出力される。また、テストモード時には、通常信号
入力回路からの信号を第１の出力端子Ｏ１に出力すると
ともに、第２の出力端子Ｏ２にはロウ側又はハイ側のレ
ベル変換回路４又は５の出力を選択して伝達される。
【００１１】図２は図１（ａ）に示す入力バッファ回路
を機能回路に接続したＬＳＩ回路図である。図２に示す
ように、このＬＳＩ回路は複数の入力バッファ回路１か
ら複数段のフリップ・フロップ（Ｆ／Ｆ）７を有する機
能回路６及び複数のスキャンパス８へ信号分配を行って
いる例である。入力バッファ回路１の通常信号入力回路
２はテストモード時もデータ保持機能を有するので、機
能回路６の状態の固定を可能にする。これにより、入力
端子数の増加等のオーバーヘッドが解消され、スキャン
パス８におけるパスの多重化を可能にしている。
を機能回路に接続したＬＳＩ回路図である。図２に示す
ように、このＬＳＩ回路は複数の入力バッファ回路１か
ら複数段のフリップ・フロップ（Ｆ／Ｆ）７を有する機
能回路６及び複数のスキャンパス８へ信号分配を行って
いる例である。入力バッファ回路１の通常信号入力回路
２はテストモード時もデータ保持機能を有するので、機
能回路６の状態の固定を可能にする。これにより、入力
端子数の増加等のオーバーヘッドが解消され、スキャン
パス８におけるパスの多重化を可能にしている。
【００１２】図３は図１に示す入力バッファ回路を機能
回路およびＢＩＳＴ回路に接続したＬＳＩ回路図であ
る。図３に示すように、このＬＳＩ回路も入力バッファ
１から機能回路９及びデコーダ回路１０と比較器１２を
備えたＢＩＳＴ回路１０へ信号を分配している。本例で
用いられているＢＩＳＴ回路１０の機能は、各入力バッ
ファ回路１のテスト出力Ｏ２より入力された第１のデー
タをデコーダ回路１１でアドレス変換し、機能回路９内
に設けられたテストノードからノードデータを読み出す
と共に、前記第１のデータの他に他の入力バッファ回路
１から入力された第２のデータと比較する機能を有して
いる。かかるアーキテクチャーの場合も、図２のケース
と同様、入力端子数の増加等のオーバーヘッドが解消さ
れ、スキャンパスの多重化を可能にする。
回路およびＢＩＳＴ回路に接続したＬＳＩ回路図であ
る。図３に示すように、このＬＳＩ回路も入力バッファ
１から機能回路９及びデコーダ回路１０と比較器１２を
備えたＢＩＳＴ回路１０へ信号を分配している。本例で
用いられているＢＩＳＴ回路１０の機能は、各入力バッ
ファ回路１のテスト出力Ｏ２より入力された第１のデー
タをデコーダ回路１１でアドレス変換し、機能回路９内
に設けられたテストノードからノードデータを読み出す
と共に、前記第１のデータの他に他の入力バッファ回路
１から入力された第２のデータと比較する機能を有して
いる。かかるアーキテクチャーの場合も、図２のケース
と同様、入力端子数の増加等のオーバーヘッドが解消さ
れ、スキャンパスの多重化を可能にする。
【００１３】図４は本発明の他の実施例を説明するため
の入力バッファ回路図である。図４に示すように、本実
施例の入力バッファ回路１は入力端子Ｉからの入力信号
を保持して第１の出力端子Ｏ１に出力する通常信号入力
回路２と、入力端子Ｉからの入力信号および制御端子Ｃ
からのモード信号の論理をとるテスト入力回路３とを有
している。この通常信号入力回路２はインバータ回路Ｇ
１〜Ｇ３と、ＭＯＳトランジスタＴ５〜Ｔ８とを有し、
制御端子ＣからインビータＧ４，Ｇ５を介したモード信
号により、ＭＯＳトランジスタＴ５〜Ｔ８で保持してい
るデータを第１の出力端子Ｏ１に出力する。また、テス
ト入力回路３は入力信号とモード信号のＮＡＮＤ論理を
とるＮＡＮＤゲートＮ１を有し、その結果を第２の出力
端子Ｏ２へ出力する。
の入力バッファ回路図である。図４に示すように、本実
施例の入力バッファ回路１は入力端子Ｉからの入力信号
を保持して第１の出力端子Ｏ１に出力する通常信号入力
回路２と、入力端子Ｉからの入力信号および制御端子Ｃ
からのモード信号の論理をとるテスト入力回路３とを有
している。この通常信号入力回路２はインバータ回路Ｇ
１〜Ｇ３と、ＭＯＳトランジスタＴ５〜Ｔ８とを有し、
制御端子ＣからインビータＧ４，Ｇ５を介したモード信
号により、ＭＯＳトランジスタＴ５〜Ｔ８で保持してい
るデータを第１の出力端子Ｏ１に出力する。また、テス
ト入力回路３は入力信号とモード信号のＮＡＮＤ論理を
とるＮＡＮＤゲートＮ１を有し、その結果を第２の出力
端子Ｏ２へ出力する。
【００１４】かかる入力バッファ回路１における通常入
力モード時は、ＭＯＳトランジスタＴ５，Ｔ６によるト
ランスファーゲートが開いており、入力信号はインバー
タＧ１のトランスファゲート，インバータＧ２の経路を
通り第１の出力端子Ｏ１から出力される。その時、テス
ト入力回路３はモード信号入力Ｃがないため、ＮＡＮＤ
ゲートＮ１の出力、すなわち第２の出力端子Ｏ２は
“１”レベルに固定される。一方、テストモード時は、
モード信号入力Ｃにより通常信号入力回路２のトランス
ファーゲートが閉じ、Ｇ３→Ｔ７→Ｇ２のパスで第１の
出力端子Ｏ１にテストモード時前の入力信号を出力し且
つＮ１が固定からアクティブとなり、第２の出力端子Ｏ
２へテスト信号を伝達する。
力モード時は、ＭＯＳトランジスタＴ５，Ｔ６によるト
ランスファーゲートが開いており、入力信号はインバー
タＧ１のトランスファゲート，インバータＧ２の経路を
通り第１の出力端子Ｏ１から出力される。その時、テス
ト入力回路３はモード信号入力Ｃがないため、ＮＡＮＤ
ゲートＮ１の出力、すなわち第２の出力端子Ｏ２は
“１”レベルに固定される。一方、テストモード時は、
モード信号入力Ｃにより通常信号入力回路２のトランス
ファーゲートが閉じ、Ｇ３→Ｔ７→Ｇ２のパスで第１の
出力端子Ｏ１にテストモード時前の入力信号を出力し且
つＮ１が固定からアクティブとなり、第２の出力端子Ｏ
２へテスト信号を伝達する。
【００１５】尚、本実施例も前述した一実施例と同様に
図２および図３で説明した機能回路６あるいは９との接
続が行われる。
図２および図３で説明した機能回路６あるいは９との接
続が行われる。
【００１６】
【発明の効果】以上説明したように、本発明の半導体装
置はテスト回路へのデータ入力信号を通常機能入力信号
と共有化する入力バッファを用いることにより、入力端
子数および入力テストパターン数を低減でき、テスト時
の故障検出率を向上させることができるという効果があ
る。
置はテスト回路へのデータ入力信号を通常機能入力信号
と共有化する入力バッファを用いることにより、入力端
子数および入力テストパターン数を低減でき、テスト時
の故障検出率を向上させることができるという効果があ
る。
【図１】本発明の一実施例を説明するための入力バッフ
ァ回路および入力信号振幅を表わす図である。
ァ回路および入力信号振幅を表わす図である。
【図２】図１に示す入力バッファ回路を機能回路に接続
したＬＳＩ回路図である。
したＬＳＩ回路図である。
【図３】図１に示す入力バッファ回路を機能回路に接続
したＬＳＩ回路図である。
したＬＳＩ回路図である。
【図４】本発明の他の実施例を説明するための入力バッ
ファ回路図である。
ファ回路図である。
１ 入力バッファ回路 ２ 通常信号入力回路 ３ テスト入力回路 ４ ロウ側信号レベル変換回路 ５ ハイ側信号レベル変換回路 ６，９ 機能回路 ７ フリップフロップ（Ｆ／Ｆ） ８ スキャンパス １０ ＢＩＳＴ １１ デコーダ回路 １２ 比較器 Ｇ１〜Ｇ５ インバータ回路 Ｎ１ ＮＡＮＤゲート Ｔ１〜Ｔ８ ＭＯＳトランジスタ Ｉ，Ｉ１〜Ｉ６ 入力 Ｏ１，Ｏ２ 出力
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/78 ５１０ Ｋ 7530−5Ｌ Ｈ０３Ｋ 19/0175
Claims (2)
- 【請求項１】 入力端子と、内部機能回路に信号を供給
する第１の出力端子および内部テスト回路へ信号を供給
する第２の出力端子と、前記入力端子および前記第１の
出力端子間に接続される通常信号入力回路と、前記入力
端子および前記第２の出力端子間に接続され且つレベル
変換回路を備えたテスト回路とを有し、通常機能モード
では前記入力端子からの信号を前記通常信号入力回路を
介し前記第１の出力端子に伝達するとともに前記第２の
出力端子には固定電位を出力し、テストモード時には前
記テスト回路の前記レベル変換回路により前記通常機能
モード時の入力信号電位を基準としてオーバースウィン
グされた信号を検出することにより通常内部信号電位に
レベル変換された信号を前記第２の出力端子へ伝達する
ことを特徴とする半導体装置。 - 【請求項２】 入力端子と、内部機能回路に信号を供給
する第１の出力端子および内部テスト回路へ信号を供給
する第２の出力端子と、前記入力端子および前記第１の
出力端子間に接続され且つ記憶回路を備えた通常信号入
力回路と、前記入力端子および前記第２の出力端子間に
接続されるテスト回路とを有し、通常機能モードでは前
記入力端子からの信号を前記第１の出力端子に伝達する
とともに前記第２の出力端子には固定電位を出力し、テ
ストモード時にはテストモード直前の前記入力端子から
の信号を前記記憶回路により保持して前記第１の出力端
子に出力するとともに前記第２の出力端子には前記入力
端子からの信号を伝達することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163226A JPH0572291A (ja) | 1991-07-04 | 1991-07-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163226A JPH0572291A (ja) | 1991-07-04 | 1991-07-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0572291A true JPH0572291A (ja) | 1993-03-23 |
Family
ID=15769720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3163226A Pending JPH0572291A (ja) | 1991-07-04 | 1991-07-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0572291A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6138255A (en) * | 1998-04-22 | 2000-10-24 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and method for monitoring its internal signal |
-
1991
- 1991-07-04 JP JP3163226A patent/JPH0572291A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6138255A (en) * | 1998-04-22 | 2000-10-24 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and method for monitoring its internal signal |
| US6430717B1 (en) | 1998-04-22 | 2002-08-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and method for monitoring its internal signal |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991207 |