JPH09200000A - Ｄ型フリップフロップ - Google Patents
Ｄ型フリップフロップInfo
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- JPH09200000A JPH09200000A JP8009569A JP956996A JPH09200000A JP H09200000 A JPH09200000 A JP H09200000A JP 8009569 A JP8009569 A JP 8009569A JP 956996 A JP956996 A JP 956996A JP H09200000 A JPH09200000 A JP H09200000A
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- data
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Abstract
(57)【要約】
【課題】 集積回路間でデータを高速で送受でき、この
際に発生するクロックスキューを低減してスキューによ
り発生するラッチエラーを防止できるＤ型フリップフロ
ップを提供することである。 【解決手段】 ＤＦＦ１では、クロック入力端子Ｃに入
力したクロックによりデータ出力端子Ｑからデータが出
力するが、データの経路にあるトランスファゲートおよ
び２つのバッファと同等なトランスファゲートおよび２
つのバッファを介して前記クロックがクロック出力端子
ＣＯに出力することにより、データの遅延時間Ｔｄに一
致するクロックを生成してクロック出力端子ＣＯに出力
するクロック遅延回路２が設けられている。出力接続先
ＤＦＦに、データとクロック信号とを同一経路の配線と
することにより配線による影響は相殺され、集積回路間
での信号の高速伝送に対して何等問題はない。
際に発生するクロックスキューを低減してスキューによ
り発生するラッチエラーを防止できるＤ型フリップフロ
ップを提供することである。 【解決手段】 ＤＦＦ１では、クロック入力端子Ｃに入
力したクロックによりデータ出力端子Ｑからデータが出
力するが、データの経路にあるトランスファゲートおよ
び２つのバッファと同等なトランスファゲートおよび２
つのバッファを介して前記クロックがクロック出力端子
ＣＯに出力することにより、データの遅延時間Ｔｄに一
致するクロックを生成してクロック出力端子ＣＯに出力
するクロック遅延回路２が設けられている。出力接続先
ＤＦＦに、データとクロック信号とを同一経路の配線と
することにより配線による影響は相殺され、集積回路間
での信号の高速伝送に対して何等問題はない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路を
構成するＤ型フリップフロップに関し、特に、高速に集
積回路間でデータを送受でき、この際に発生するクロッ
クスキュー（Skew）を低減して、スキューにより発生す
るラッチエラーを防止できるＤ型フリップフロップに関
する。
構成するＤ型フリップフロップに関し、特に、高速に集
積回路間でデータを送受でき、この際に発生するクロッ
クスキュー（Skew）を低減して、スキューにより発生す
るラッチエラーを防止できるＤ型フリップフロップに関
する。
【０００２】対象となる半導体集積回路は、半導体上に
形成された集積化トランジスタにより、外部入力信号群
を所望の出力信号群に変換するものであり、この集積回
路には、信号種別ではアナログ集積回路およびディジタ
ル集積回路、また、素子の点からは、バイポーラ、ＭＯ
Ｓ等の集積回路がある。
形成された集積化トランジスタにより、外部入力信号群
を所望の出力信号群に変換するものであり、この集積回
路には、信号種別ではアナログ集積回路およびディジタ
ル集積回路、また、素子の点からは、バイポーラ、ＭＯ
Ｓ等の集積回路がある。
【０００３】更に製品の分類として、特定用途向けおよ
び一般用途向けがあり、近年、特定用途向けのディジタ
ル集積回路は、複数のトランジスタにより回路を構成す
るセルの自動配置、これらセル間を接続する自動配線等
により開発期間を短縮されたゲートアレイおよびセルベ
ース等の集積回路が普及している。
び一般用途向けがあり、近年、特定用途向けのディジタ
ル集積回路は、複数のトランジスタにより回路を構成す
るセルの自動配置、これらセル間を接続する自動配線等
により開発期間を短縮されたゲートアレイおよびセルベ
ース等の集積回路が普及している。
【０００４】Ｄ型フリップフロップは、ゲートアレイお
よびセルベース等の集積回路を構成するセルの１つであ
る。
よびセルベース等の集積回路を構成するセルの１つであ
る。
【０００５】
【従来の技術】従来、集積回路間で集積回路それぞれに
使用されるＤ型フリップフロップ（以後、ＤＦＦ）を配
線接続する場合、配線に寄生抵抗および寄生容量がある
ため、データ転送に配線長遅延が影響してスキュー（Sk
ew）の問題が生じている。
使用されるＤ型フリップフロップ（以後、ＤＦＦ）を配
線接続する場合、配線に寄生抵抗および寄生容量がある
ため、データ転送に配線長遅延が影響してスキュー（Sk
ew）の問題が生じている。
【０００６】このスキュー問題を解決する技術の第１の
例について、図３を参照して説明する。
例について、図３を参照して説明する。
【０００７】図３（Ａ）に示されるように、集積回路７
のＤＦＦ５-7のＱ端子から出力されるデータは、寄生抵
抗および寄生容量を有する配線を介して集積回路９のＤ
ＦＦ５-9のＤ端子に入力する。同期用のクロック信号
（以後、ＣＬＫ）を送出する発振器（以後、ＯＳＣ）６
は集積回路９の近辺に配置されており、このため、集積
回路９のＤＦＦ５-9のＣ端子に接続される配線が短く、
集積回路７のＤＦＦ５-7のＣ端子に接続される配線は集
積回路９との間の同一経路の配線を使用することにより
データの場合とほぼ同等の寄生抵抗および寄生容量を有
する長い配線になっている。
のＤＦＦ５-7のＱ端子から出力されるデータは、寄生抵
抗および寄生容量を有する配線を介して集積回路９のＤ
ＦＦ５-9のＤ端子に入力する。同期用のクロック信号
（以後、ＣＬＫ）を送出する発振器（以後、ＯＳＣ）６
は集積回路９の近辺に配置されており、このため、集積
回路９のＤＦＦ５-9のＣ端子に接続される配線が短く、
集積回路７のＤＦＦ５-7のＣ端子に接続される配線は集
積回路９との間の同一経路の配線を使用することにより
データの場合とほぼ同等の寄生抵抗および寄生容量を有
する長い配線になっている。
【０００８】この結果、図３（Ｂ）に示されるように、
集積回路７のＤＦＦ５-7のＣＬＫ７が立ち上がってから
出力が受信側集積回路９のＤＦＦ５-9のデータ入力端子
Ｄに到達するまでの時間ＴｄとＤＦＦ５-9自身のセット
タイムアップＴｓｕとは一定であり、クロック信号の配
線による寄生効果を無視すれば、時間Ｔｄとセットタイ
ムアップＴｓｕとの和が、データ送受信の最高動作速度
になる。しかし、現実には、配線の寄生抵抗および寄生
容量の存在が高速動作に対する悪影響を無視できない。
すなわち、寄生効果を考慮すれば時定数による遅延時間
が加わり最高動作速度は低下するので、高速のデータ送
受信は困難である。
集積回路７のＤＦＦ５-7のＣＬＫ７が立ち上がってから
出力が受信側集積回路９のＤＦＦ５-9のデータ入力端子
Ｄに到達するまでの時間ＴｄとＤＦＦ５-9自身のセット
タイムアップＴｓｕとは一定であり、クロック信号の配
線による寄生効果を無視すれば、時間Ｔｄとセットタイ
ムアップＴｓｕとの和が、データ送受信の最高動作速度
になる。しかし、現実には、配線の寄生抵抗および寄生
容量の存在が高速動作に対する悪影響を無視できない。
すなわち、寄生効果を考慮すれば時定数による遅延時間
が加わり最高動作速度は低下するので、高速のデータ送
受信は困難である。
【０００９】次に、スキュー問題を解決する技術の第２
の例について、図４を参照して説明する。
の例について、図４を参照して説明する。
【００１０】図４（Ａ）に示されるように、集積回路８
の内部に遅延バッファＤＬＧ８１を備え、ＯＳＣ６から
入力されたＣＬＫ８はＤＦＦ５-8のＣ端子に供給される
と共に遅延バッファＤＬＧ８１を経由して集積回路８か
ら出力されている。出力遅延バッファＤＬＧ８１がデー
タがＤＦＦ５-8を経由することにより生じる遅延時間と
同等の遅延時間を有することにより、集積回路８からデ
ータとＣＬＫとがほぼ同時に出力されている。従って、
データおよびＣＬＫの配線経路を等しくすることで回線
の寄生効果による時定数に基づく遅延時間は相殺するこ
とができる。
の内部に遅延バッファＤＬＧ８１を備え、ＯＳＣ６から
入力されたＣＬＫ８はＤＦＦ５-8のＣ端子に供給される
と共に遅延バッファＤＬＧ８１を経由して集積回路８か
ら出力されている。出力遅延バッファＤＬＧ８１がデー
タがＤＦＦ５-8を経由することにより生じる遅延時間と
同等の遅延時間を有することにより、集積回路８からデ
ータとＣＬＫとがほぼ同時に出力されている。従って、
データおよびＣＬＫの配線経路を等しくすることで回線
の寄生効果による時定数に基づく遅延時間は相殺するこ
とができる。
【００１１】しかし、ＤＦＦ５の遅延時間を遅延バッフ
ァＤＬＧ８１により相殺することは下記の理由により困
難であるため、図４（Ｂ）に示されるように、受信側の
集積回路９のＤＦＦ５-9のＣ端子に入力するＣＬＫ９は
立ち下がり、立ち上がりの時期を特定できない。
ァＤＬＧ８１により相殺することは下記の理由により困
難であるため、図４（Ｂ）に示されるように、受信側の
集積回路９のＤＦＦ５-9のＣ端子に入力するＣＬＫ９は
立ち下がり、立ち上がりの時期を特定できない。
【００１２】すなわち、まず、ＤＦＦ内部に使用される
トランスファゲートで発生する遅延時間はバッファ、イ
ンバータ等による遅延時間とは相違する。また、ＤＦＦ
内部では、ゲート容量による負荷容量が使用されるクロ
ックラインの配線による負荷容量より支配的で、ゲート
アレイ、セルベース等の自動配置配線による集積回路で
はこの等化の負荷容量をＤＦＦの外部に設けた遅延バッ
ファにより設定することが困難である。更に、複数の遅
延バッファＤＬＧの直列回路によりＤＦＦの遅延を相殺
することは、各遅延バッファＤＬＧ間の配線長が予測で
きないので困難である。
トランスファゲートで発生する遅延時間はバッファ、イ
ンバータ等による遅延時間とは相違する。また、ＤＦＦ
内部では、ゲート容量による負荷容量が使用されるクロ
ックラインの配線による負荷容量より支配的で、ゲート
アレイ、セルベース等の自動配置配線による集積回路で
はこの等化の負荷容量をＤＦＦの外部に設けた遅延バッ
ファにより設定することが困難である。更に、複数の遅
延バッファＤＬＧの直列回路によりＤＦＦの遅延を相殺
することは、各遅延バッファＤＬＧ間の配線長が予測で
きないので困難である。
【００１３】一方、別に配線長遅延が影響して発生する
スキュー等の問題をなくし、データ抜けを必要最小限の
遅延時間で確実に防止できる技術が、第３の例として例
えば、特開平５−３２５５８６号公報および特開平５−
２９８８８号公報に記載されている。
スキュー等の問題をなくし、データ抜けを必要最小限の
遅延時間で確実に防止できる技術が、第３の例として例
えば、特開平５−３２５５８６号公報および特開平５−
２９８８８号公報に記載されている。
【００１４】この２つの公開公報に記載された集積回路
では、図５に示されているように、各集積回路それぞれ
に内蔵されているＤＦＦ９１〜９３それぞれは外部から
Ｃ端子に入力されたＣＬＫ信号をそのまま外部に出力す
るか、または、入力されたクロック信号と同相のＣＬＫ
信号を出力するＣＯ端子を備えている。データは、ＤＦ
Ｆ９１のＤ端子に入力してＱ端子から出力し、ＤＦＦ９
２を介してＤＦＦ９３のＤ端子に入力してＱ端子から出
力している。
では、図５に示されているように、各集積回路それぞれ
に内蔵されているＤＦＦ９１〜９３それぞれは外部から
Ｃ端子に入力されたＣＬＫ信号をそのまま外部に出力す
るか、または、入力されたクロック信号と同相のＣＬＫ
信号を出力するＣＯ端子を備えている。データは、ＤＦ
Ｆ９１のＤ端子に入力してＱ端子から出力し、ＤＦＦ９
２を介してＤＦＦ９３のＤ端子に入力してＱ端子から出
力している。
【００１５】一方、発振器ＯＳＣ６が出力するＣＬＫ
は、データと逆の経路で、データ出力側のＤＦＦ９３の
Ｃ端子に入力してＣＯ端子から出力し、ＤＦＦ９２を介
してデータ入力側のＤＦＦ９１のＣ端子に入力してい
る。
は、データと逆の経路で、データ出力側のＤＦＦ９３の
Ｃ端子に入力してＣＯ端子から出力し、ＤＦＦ９２を介
してデータ入力側のＤＦＦ９１のＣ端子に入力してい
る。
【００１６】この構成により同期式のフリップフロップ
を用いた論理回路におけるホールド時間の条件を常に満
足できる集積回路が提供されている。
を用いた論理回路におけるホールド時間の条件を常に満
足できる集積回路が提供されている。
【００１７】
【発明が解決しようとする課題】上述した従来のＤ型フ
リップフロップのうち、図３を参照した第１の例では、
クロック信号の配線による寄生効果を無視すれば、時間
ＴｄとセットタイムアップＴｓｕとの和が、データ送受
信の最高動作速度になるという理論で実現可能である
が、現実には、配線の寄生抵抗および寄生容量の存在が
高速動作に対する悪影響を無視できない。すなわち、寄
生効果を考慮すれば時定数による遅延時間が加わり最高
動作速度は低下するので、高速のデータ送受信は困難で
あるという問題点がある。
リップフロップのうち、図３を参照した第１の例では、
クロック信号の配線による寄生効果を無視すれば、時間
ＴｄとセットタイムアップＴｓｕとの和が、データ送受
信の最高動作速度になるという理論で実現可能である
が、現実には、配線の寄生抵抗および寄生容量の存在が
高速動作に対する悪影響を無視できない。すなわち、寄
生効果を考慮すれば時定数による遅延時間が加わり最高
動作速度は低下するので、高速のデータ送受信は困難で
あるという問題点がある。
【００１８】また、図４を参照した第２の例では、上述
したように、ＤＦＦの遅延時間を遅延バッファＤＬＧに
より相殺しているので、受信側の集積回路のＤＦＦのＣ
端子に入力するＣＬＫは、立ち下がり・立ち上がりの時
期を特定することができないという問題点がある。
したように、ＤＦＦの遅延時間を遅延バッファＤＬＧに
より相殺しているので、受信側の集積回路のＤＦＦのＣ
端子に入力するＣＬＫは、立ち下がり・立ち上がりの時
期を特定することができないという問題点がある。
【００１９】また、上記公開公報に記載された第３の例
では、データとクロック信号とが逆の方向に経路を取っ
手いるので、ＤＦＦ間の距離によって各ＤＦＦにおいて
出力の位相が変化すると共に、入力側でホールドタイム
Ｔｈが不足する機会を生じるという問題点がある。
では、データとクロック信号とが逆の方向に経路を取っ
手いるので、ＤＦＦ間の距離によって各ＤＦＦにおいて
出力の位相が変化すると共に、入力側でホールドタイム
Ｔｈが不足する機会を生じるという問題点がある。
【００２０】本発明の課題は、上記問題点を解決するた
めに、集積回路間でデータを高速で送受し、この際に発
生するクロックスキュー（Skew）を低減できるＤ型フリ
ップフロップを提供することである。
めに、集積回路間でデータを高速で送受し、この際に発
生するクロックスキュー（Skew）を低減できるＤ型フリ
ップフロップを提供することである。
【００２１】
【課題を解決するための手段】本発明によるＤ型フリッ
プフロップは、データ出力端子Ｑからデータが出力する
遅延時間に一致するクロック信号を生成し出力するクロ
ック遅延回路と、この遅延回路の出力を外部に接続する
クロック出力端子ＣＯとを備えている。
プフロップは、データ出力端子Ｑからデータが出力する
遅延時間に一致するクロック信号を生成し出力するクロ
ック遅延回路と、この遅延回路の出力を外部に接続する
クロック出力端子ＣＯとを備えている。
【００２２】また、前記クロック遅延回路は、入力する
データがラッチされた際、このデータを出力させるクロ
ック信号を入力し、このクロック信号をデータがこのク
ロック信号により出力するまでと同一の回路構成を介し
て出力している。
データがラッチされた際、このデータを出力させるクロ
ック信号を入力し、このクロック信号をデータがこのク
ロック信号により出力するまでと同一の回路構成を介し
て出力している。
【００２３】また、本発明によるＤ型フリップフロップ
は、接続先の半導体集積回路のＤ型フリップフロップの
データ入力端子Ｄおよびクロック入力端子Ｃそれぞれ
に、前記データ出力端子Ｑおよびクロック出力端子ＣＯ
それぞれを同一経路による配線を介して接続している。
は、接続先の半導体集積回路のＤ型フリップフロップの
データ入力端子Ｄおよびクロック入力端子Ｃそれぞれ
に、前記データ出力端子Ｑおよびクロック出力端子ＣＯ
それぞれを同一経路による配線を介して接続している。
【００２４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２５】図１は本発明の実施の一形態を示す回路図
である。
である。
【００２６】図１（Ａ）に示されたＤ型フリップフロッ
プ（ＤＦＦ）１では、２つのラッチ回路、入力側のマス
ターラッチ１１および出力側のスレーブラッチ１２と、
データが出力する際の遅延時間に一致するクロック信号
を生成し出力するクロック遅延回路２が含まれている。
プ（ＤＦＦ）１では、２つのラッチ回路、入力側のマス
ターラッチ１１および出力側のスレーブラッチ１２と、
データが出力する際の遅延時間に一致するクロック信号
を生成し出力するクロック遅延回路２が含まれている。
【００２７】本発明が従来と相違する点は、ＤＦＦ１か
ら出力するデータとほぼ一致した遅延時間でクロック信
号を出力させるクロック遅延回路２をＤＦＦ１に内臓し
て、出力データと出力クロックとのスキューの発生を最
小にしていることである。
ら出力するデータとほぼ一致した遅延時間でクロック信
号を出力させるクロック遅延回路２をＤＦＦ１に内臓し
て、出力データと出力クロックとのスキューの発生を最
小にしていることである。
【００２８】２つのラッチ回路は入力側のマスターラッ
チ１１および出力側のスレーブラッチ１２であり、それ
ぞれが、入力側にトランスファゲート１５を接続する直
列に接続された２つのトランスファゲート１５・１６、
並びに、トランスファゲート１５・１６の接続点からデ
ータを取り出して出力するインバータ１７およびこの出
力を出力側トランスファゲート１６に帰還接続するイン
バータ１８を有しているものとする。スレーブラッチ１
２の出力はインバータ１９を介してデータ出力端子Ｑに
出力される。
チ１１および出力側のスレーブラッチ１２であり、それ
ぞれが、入力側にトランスファゲート１５を接続する直
列に接続された２つのトランスファゲート１５・１６、
並びに、トランスファゲート１５・１６の接続点からデ
ータを取り出して出力するインバータ１７およびこの出
力を出力側トランスファゲート１６に帰還接続するイン
バータ１８を有しているものとする。スレーブラッチ１
２の出力はインバータ１９を介してデータ出力端子Ｑに
出力される。
【００２９】２つのインバータ１３・１４は直列に接続
されており、インバータ１３はクロック入力端子Ｃから
クロック信号を入力し、出力をインバータ１４、マスタ
ーラッチ１１の入力側トランスファゲート１５、スレー
ブラッチ１２の出力側トランスファゲート１６、および
クロック遅延回路２のクロック入力端子ＣＢ２に接続さ
れているものとする。インバータ１４は、インバータ１
３の出力を入力しマスターラッチ１１の出力側トランス
ファゲート１６、スレーブラッチ１２の入力側トランス
ファゲート１５、およびクロック遅延回路２のクロック
入力端子Ｃ２に接続されているものとする。
されており、インバータ１３はクロック入力端子Ｃから
クロック信号を入力し、出力をインバータ１４、マスタ
ーラッチ１１の入力側トランスファゲート１５、スレー
ブラッチ１２の出力側トランスファゲート１６、および
クロック遅延回路２のクロック入力端子ＣＢ２に接続さ
れているものとする。インバータ１４は、インバータ１
３の出力を入力しマスターラッチ１１の出力側トランス
ファゲート１６、スレーブラッチ１２の入力側トランス
ファゲート１５、およびクロック遅延回路２のクロック
入力端子Ｃ２に接続されているものとする。
【００３０】クロック遅延回路２のクロック出力端子Ｃ
Ｏ２はＤＦＦ１のクロック出力端子ＣＯに接続されてい
る。
Ｏ２はＤＦＦ１のクロック出力端子ＣＯに接続されてい
る。
【００３１】この構成では、ＤＦＦ１のクロック入力端
子ＣがローレベルＬの状態で、データ入力端子Ｄからの
データはマスターラッチ１１に取り込まれる。この状態
のスレーブラッチ１２では、トランスファゲート１５が
「オフ」状態である一方、トランスファゲート１６が
「オン」状態なので、前にラッチしたデータが出力され
る。また、クロック入力端子ＣがローレベルＬからハイ
レベルＨに変化した際には、スレーブラッチ１２では、
トランスファゲート１５が「オン」状態になる一方、ト
ランスファゲート１６が「オフ」状態になるので、マス
ターラッチ１１から出力されるデータを取り込む動作が
行われる。
子ＣがローレベルＬの状態で、データ入力端子Ｄからの
データはマスターラッチ１１に取り込まれる。この状態
のスレーブラッチ１２では、トランスファゲート１５が
「オフ」状態である一方、トランスファゲート１６が
「オン」状態なので、前にラッチしたデータが出力され
る。また、クロック入力端子ＣがローレベルＬからハイ
レベルＨに変化した際には、スレーブラッチ１２では、
トランスファゲート１５が「オン」状態になる一方、ト
ランスファゲート１６が「オフ」状態になるので、マス
ターラッチ１１から出力されるデータを取り込む動作が
行われる。
【００３２】図１（Ｂ）に示されるようにクロック遅延
回路２は、それぞれの入出力が直結されると共に、それ
ぞれの直結点にクロック入力端子Ｃ２・ＣＢ２それぞれ
が接続されている２つのトランスファゲート２１・２２
と、この２つのトランスファゲート２１・２２から出力
されるクロック信号を入力してクロック出力端子ＣＯ２
に接続する２つの直列にされたインバータ２３・２４
と、インバータ２３の出力を入力するインバータ２５と
を含むものとする。
回路２は、それぞれの入出力が直結されると共に、それ
ぞれの直結点にクロック入力端子Ｃ２・ＣＢ２それぞれ
が接続されている２つのトランスファゲート２１・２２
と、この２つのトランスファゲート２１・２２から出力
されるクロック信号を入力してクロック出力端子ＣＯ２
に接続する２つの直列にされたインバータ２３・２４
と、インバータ２３の出力を入力するインバータ２５と
を含むものとする。
【００３３】この構成では、クロック入力端子Ｃ２がハ
イレベルＨの状態でトランスファゲート２１が「オン」
状態となってクロック出力端子ＣＯ２にハイレベルＨが
出力される一方、クロック入力端子Ｃ２がローレベルＬ
の状態ではトランスファゲート２２が「オン」状態とな
ってクロック出力端子ＣＯ２にローレベルＬが出力され
る。また、クロック入力端子Ｃ２とクロック出力端子Ｃ
Ｏ２との間ではラッチ回路と同様に駆動されるトランス
ファゲート２１／２２と２つのインバータ２３・２４と
が挿入され、且つインバータ２５のゲート容量が負荷と
されている。
イレベルＨの状態でトランスファゲート２１が「オン」
状態となってクロック出力端子ＣＯ２にハイレベルＨが
出力される一方、クロック入力端子Ｃ２がローレベルＬ
の状態ではトランスファゲート２２が「オン」状態とな
ってクロック出力端子ＣＯ２にローレベルＬが出力され
る。また、クロック入力端子Ｃ２とクロック出力端子Ｃ
Ｏ２との間ではラッチ回路と同様に駆動されるトランス
ファゲート２１／２２と２つのインバータ２３・２４と
が挿入され、且つインバータ２５のゲート容量が負荷と
されている。
【００３４】従って、クロック信号のローレベルＬ／ハ
イレベルＨの変化で出力されるデータの遅延時間と同じ
遅延時間でクロック信号を出力することができる。すな
わち、ＤＦＦ１では、データ出力端子Ｑに出力するデー
タの遅延時間を相殺したクロック信号をクロック出力端
子ＣＯに出力することができる。
イレベルＨの変化で出力されるデータの遅延時間と同じ
遅延時間でクロック信号を出力することができる。すな
わち、ＤＦＦ１では、データ出力端子Ｑに出力するデー
タの遅延時間を相殺したクロック信号をクロック出力端
子ＣＯに出力することができる。
【００３５】次に、図２を参照して、集積回路３・４間
で集積回路３・４それぞれに使用されるＤＦＦ１・５を
配線接続する場合について説明する。ＤＦＦ１は、図１
を参照して説明したものであり、集積回路４およびＤＦ
Ｆ５は従来と同一のものとする。
で集積回路３・４それぞれに使用されるＤＦＦ１・５を
配線接続する場合について説明する。ＤＦＦ１は、図１
を参照して説明したものであり、集積回路４およびＤＦ
Ｆ５は従来と同一のものとする。
【００３６】図２（Ａ）に示されるように、ＯＳＣ６の
出力ＣＬＫは、集積回路３に設けられたＤＦＦ１のクロ
ック入力端子Ｃに接続され、ＤＦＦ１のデータ出力端子
Ｑおよびクロック出力端子ＣＯそれぞれは出力バッファ
３１・３２それぞれを介して配線接続されるものとす
る。データは、この配線、並びに集積回路４の入力バッ
ファ４１および遅延バッファＤＬＧ４３を介して、ＤＦ
Ｆ５のデータ入力端子Ｑに接続されている。一方、クロ
ック信号は、配線および集積回路４の入力バッファ４２
を介して、ＤＦＦ５のクロック入力端子Ｃに接続されて
いる。
出力ＣＬＫは、集積回路３に設けられたＤＦＦ１のクロ
ック入力端子Ｃに接続され、ＤＦＦ１のデータ出力端子
Ｑおよびクロック出力端子ＣＯそれぞれは出力バッファ
３１・３２それぞれを介して配線接続されるものとす
る。データは、この配線、並びに集積回路４の入力バッ
ファ４１および遅延バッファＤＬＧ４３を介して、ＤＦ
Ｆ５のデータ入力端子Ｑに接続されている。一方、クロ
ック信号は、配線および集積回路４の入力バッファ４２
を介して、ＤＦＦ５のクロック入力端子Ｃに接続されて
いる。
【００３７】この構成では、ＤＦＦ１のクロック入力端
子Ｃに入力されるＣＬＫ１によるデータ出力端子Ｑから
のデータとクロック出力端子ＣＯからのクロック信号と
の出力は同一位相となり、データとクロック信号とに対
し配線が有する寄生抵抗および寄生容量は同一経路の配
線とすることによりほぼ同等の値となり、これらの影響
は相殺される。このため、集積回路３・４間での信号の
高速伝送に対して何等問題はない。
子Ｃに入力されるＣＬＫ１によるデータ出力端子Ｑから
のデータとクロック出力端子ＣＯからのクロック信号と
の出力は同一位相となり、データとクロック信号とに対
し配線が有する寄生抵抗および寄生容量は同一経路の配
線とすることによりほぼ同等の値となり、これらの影響
は相殺される。このため、集積回路３・４間での信号の
高速伝送に対して何等問題はない。
【００３８】また、図２（Ｂ）に示されるように、ＤＦ
Ｆ１で、クロック入力端子Ｃに入力されるＣＬＫ１によ
りデータ出力端子Ｑから出力されるデータＤＴａは、Ｄ
ＦＦ５のクロック入力端子Ｃに入力するＣＬＫ５より遅
延バッファ４３による遅延分だけ遅れた遅延時間Ｔｄの
後、ＤＦＦ５のデータ入力端子Ｄに取り込まれる。従っ
て、ＤＴａが取り込まれた後、ＣＬＫ５の立上がりまで
の時間がセットアップタイムＴｓｕであり、ＣＬＫ５の
立上がりからＤＴａからＤＴｂに切り替わる時点までの
時間がホールドタイムＴｈである。
Ｆ１で、クロック入力端子Ｃに入力されるＣＬＫ１によ
りデータ出力端子Ｑから出力されるデータＤＴａは、Ｄ
ＦＦ５のクロック入力端子Ｃに入力するＣＬＫ５より遅
延バッファ４３による遅延分だけ遅れた遅延時間Ｔｄの
後、ＤＦＦ５のデータ入力端子Ｄに取り込まれる。従っ
て、ＤＴａが取り込まれた後、ＣＬＫ５の立上がりまで
の時間がセットアップタイムＴｓｕであり、ＣＬＫ５の
立上がりからＤＴａからＤＴｂに切り替わる時点までの
時間がホールドタイムＴｈである。
【００３９】図面においても明確なように、ホールドタ
イムＴｈは必ず遅延時間Ｔｄより短いので、クロックの
スキューによるラッチエラーをほぼ完全に防止すること
ができる。
イムＴｈは必ず遅延時間Ｔｄより短いので、クロックの
スキューによるラッチエラーをほぼ完全に防止すること
ができる。
【００４０】
【発明の効果】以上説明したように本発明によれば、デ
ータ出力端子Ｑからデータが出力する遅延時間に一致す
るクロックを生成し出力するクロック遅延回路と、この
遅延回路の出力を外部に接続するクロック出力端子ＣＯ
とを備えた、半導体集積回路を構成する、Ｄ型フリップ
フロップが得られる。この構成によって、集積回路間で
データを高速で送受でき、且つデータを送受する際に発
生するクロックスキューを低減してスキューにより発生
するラッチエラーを防止できる効果がある。
ータ出力端子Ｑからデータが出力する遅延時間に一致す
るクロックを生成し出力するクロック遅延回路と、この
遅延回路の出力を外部に接続するクロック出力端子ＣＯ
とを備えた、半導体集積回路を構成する、Ｄ型フリップ
フロップが得られる。この構成によって、集積回路間で
データを高速で送受でき、且つデータを送受する際に発
生するクロックスキューを低減してスキューにより発生
するラッチエラーを防止できる効果がある。
【図１】本発明の実施の一形態を示す回路図である。
【図２】本発明の実施のＤＦＦを使用した集積回路間を
他の集積回路と接続した際の一形態を示す接続図
（Ａ）、およびタイムチャート（Ｂ）である。
他の集積回路と接続した際の一形態を示す接続図
（Ａ）、およびタイムチャート（Ｂ）である。
【図３】従来のＤＦＦを使用した集積回路間を接続した
際の第１の例を示す接続図（Ａ）およびタイムチャート
（Ｂ）である。
際の第１の例を示す接続図（Ａ）およびタイムチャート
（Ｂ）である。
【図４】従来のＤＦＦを使用した集積回路間を接続した
際の第２の例を示す接続図（Ａ）およびタイムチャート
（Ｂ）である。
際の第２の例を示す接続図（Ａ）およびタイムチャート
（Ｂ）である。
【図５】従来のＤＦＦを使用した集積回路間を接続した
際の第３の例を示す接続図である。
際の第３の例を示す接続図である。
１、５ Ｄ型フリップフロップ（ＤＦＦ） ２ クロック遅延回路 ３、４ 集積回路 ６ 発振器（ＯＳＣ） １１ マスターラッチ １２ スレーブラッチ １３、１４、１７〜１９、２３〜２５ インバータ １５、１６、２１、２２ トランスファゲート ３１、３２、４１、４２ バッファ ４３ 遅延バッファ（ＤＬＧ）
Claims (3)
- 【請求項１】 半導体集積回路を構成するＤ型フリップ
フロップにおいて、データ出力端子Ｑからデータが出力
する遅延時間に一致するクロックを生成し出力するクロ
ック遅延回路と、この遅延回路の出力を外部に接続する
クロック出力端子ＣＯとを備えることを特徴とするＤ型
フリップフロップ。 - 【請求項２】 請求項１において、前記クロック遅延回
路は、入力するデータがラッチされた際、このデータを
出力させるクロックを入力し、このクロックをデータが
このクロックにより出力するまでと同一の回路構成を介
して出力することをを特徴とするＤ型フリップフロッ
プ。 - 【請求項３】 請求項１において、接続先の半導体集積
回路のＤ型フリップフロップのデータ入力端子Ｄおよび
クロック入力端子Ｃそれぞれに、前記データ出力端子Ｑ
およびクロック出力端子ＣＯそれぞれを同一経路による
配線を介して接続することを特徴とするＤ型フリップフ
ロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8009569A JPH09200000A (ja) | 1996-01-23 | 1996-01-23 | Ｄ型フリップフロップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8009569A JPH09200000A (ja) | 1996-01-23 | 1996-01-23 | Ｄ型フリップフロップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09200000A true JPH09200000A (ja) | 1997-07-31 |
Family
ID=11723940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8009569A Withdrawn JPH09200000A (ja) | 1996-01-23 | 1996-01-23 | Ｄ型フリップフロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09200000A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005050231A1 (ja) * | 2003-11-20 | 2005-06-02 | Advantest Corporation | タイミングコンパレータ、データサンプリング装置、及び試験装置 |
| JP2009043331A (ja) * | 2007-08-08 | 2009-02-26 | Rohm Co Ltd | シフトレジスタ |
| US7532188B2 (en) | 2003-12-01 | 2009-05-12 | Sony Corporation | Clocked inverter circuit, latch circuit, shift register circuit, drive circuit for display apparatus, and display apparatus |
-
1996
- 1996-01-23 JP JP8009569A patent/JPH09200000A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005050231A1 (ja) * | 2003-11-20 | 2005-06-02 | Advantest Corporation | タイミングコンパレータ、データサンプリング装置、及び試験装置 |
| US7034723B2 (en) | 2003-11-20 | 2006-04-25 | Advantest Corporation | Timing comparator, data sampling apparatus, and testing apparatus |
| US7532188B2 (en) | 2003-12-01 | 2009-05-12 | Sony Corporation | Clocked inverter circuit, latch circuit, shift register circuit, drive circuit for display apparatus, and display apparatus |
| JP2009043331A (ja) * | 2007-08-08 | 2009-02-26 | Rohm Co Ltd | シフトレジスタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030401 |