JP2000002754A - スキャンフリップフロップ回路 - Google Patents
スキャンフリップフロップ回路Info
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318541—Scan latches or cell details
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0372—Bistable circuits of the master-slave type
Abstract
(57)【要約】
【課題】 通常動作時に優れた高速動作特性を得る。
【解決手段】 通常論理入力用のマスターラッチ部１
と、スキャンテスト論理用のマスターラッチ部２を独立
して並列的に設け、これらマスターラッチ部１，２の出
力を共通のスレーブラッチ部３へ切り替え接続する。
と、スキャンテスト論理用のマスターラッチ部２を独立
して並列的に設け、これらマスターラッチ部１，２の出
力を共通のスレーブラッチ部３へ切り替え接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、スキャンフリップ
フロップ回路に関し、特に半導体集積回路をスキャンテ
ストする場合に用いられるスキャンフリップフロップ回
路に関するものである。
フロップ回路に関し、特に半導体集積回路をスキャンテ
ストする場合に用いられるスキャンフリップフロップ回
路に関するものである。
【０００２】
【従来の技術】従来、半導体集積回路の故障を検出する
スキャンテストでは、図４に示すようなスキャンフリッ
プフロップ回路が用いられていた（例えば、特開平−９
６５７３号公報など参照）。図４は従来のスキャンフリ
ップフロップ回路、図５は従来のスキャンフリップフロ
ップ回路のタイミングチャートである。
スキャンテストでは、図４に示すようなスキャンフリッ
プフロップ回路が用いられていた（例えば、特開平−９
６５７３号公報など参照）。図４は従来のスキャンフリ
ップフロップ回路、図５は従来のスキャンフリップフロ
ップ回路のタイミングチャートである。
【０００３】図４において、入力段には、通常動作時に
通常論理として入力される入力信号Ｄと、スキャンテス
ト時にスキャン論理として入力される入力信号ＳＩＮと
のいずれかを選択するセレクタ部４０が設けられてい
る。セレクタ部４０には、入力信号Ｄをオンオフ（導通
／非導通）するトランスファーゲート４０１と、入力信
号ＳＩＮをオンオフするトランスファーゲート４０２と
が並列的に設けられており、両トランスファーゲート４
０１，４０２の出力は共通に接続されて、後段のマスタ
ーラッチ部４１に出力されている。
通常論理として入力される入力信号Ｄと、スキャンテス
ト時にスキャン論理として入力される入力信号ＳＩＮと
のいずれかを選択するセレクタ部４０が設けられてい
る。セレクタ部４０には、入力信号Ｄをオンオフ（導通
／非導通）するトランスファーゲート４０１と、入力信
号ＳＩＮをオンオフするトランスファーゲート４０２と
が並列的に設けられており、両トランスファーゲート４
０１，４０２の出力は共通に接続されて、後段のマスタ
ーラッチ部４１に出力されている。
【０００４】クロック部４４は、クロック信号ＣＬＫお
よび制御信号ＳＥＬに基づいて、スキャンフリップフロ
ップ回路内部の各所に配置された各トランスファーゲー
トを制御する信号を生成する。クロック部４４におい
て、クロック信号ＣＬＫはインバータ４４１に入力さ
れ、その反転論理がクロック信号ＡＢとして出力され、
さらにこれがインバータ４４２に入力され、その反転論
理がクロック信号Ａとして出力される。
よび制御信号ＳＥＬに基づいて、スキャンフリップフロ
ップ回路内部の各所に配置された各トランスファーゲー
トを制御する信号を生成する。クロック部４４におい
て、クロック信号ＣＬＫはインバータ４４１に入力さ
れ、その反転論理がクロック信号ＡＢとして出力され、
さらにこれがインバータ４４２に入力され、その反転論
理がクロック信号Ａとして出力される。
【０００５】また制御信号ＳＥＬはインバータ４４３に
入力され、その反転論理が制御信号ＢＢとして出力さ
れ、さらにこれがインバータ４４４に入力され、その反
転論理が制御信号Ｂとして出力される。通常動作時に
は、制御信号ＳＥＬ＝０（Ｌレベル）とすることによ
り、制御信号ＢＢ＝１，制御信号Ｂ＝０となって、セレ
クタ部４０のトランスファーゲート４０１が導通し、入
力信号Ｄがマスターラッチ部４１に出力される。
入力され、その反転論理が制御信号ＢＢとして出力さ
れ、さらにこれがインバータ４４４に入力され、その反
転論理が制御信号Ｂとして出力される。通常動作時に
は、制御信号ＳＥＬ＝０（Ｌレベル）とすることによ
り、制御信号ＢＢ＝１，制御信号Ｂ＝０となって、セレ
クタ部４０のトランスファーゲート４０１が導通し、入
力信号Ｄがマスターラッチ部４１に出力される。
【０００６】一方、スキャンテスト時には、制御信号Ｓ
ＥＬ＝１（Ｈレベル）とすることにより、制御信号ＢＢ
＝０，制御信号Ｂ＝１となって、セレクタ部４０のトラ
ンスファーゲート４０２が導通し、入力信号ＳＩＮがマ
スターラッチ部４１に出力される。マスターラッチ部４
１には、セレクタ回路４０からの出力をオンオフするト
ランスファーゲート４１１と、この出力を反転出力する
インバータ４１２が設けられている。
ＥＬ＝１（Ｈレベル）とすることにより、制御信号ＢＢ
＝０，制御信号Ｂ＝１となって、セレクタ部４０のトラ
ンスファーゲート４０２が導通し、入力信号ＳＩＮがマ
スターラッチ部４１に出力される。マスターラッチ部４
１には、セレクタ回路４０からの出力をオンオフするト
ランスファーゲート４１１と、この出力を反転出力する
インバータ４１２が設けられている。
【０００７】また、このインバータ４１２の入出力間に
は、インバータ４１２の出力を反転出力するインバータ
４１３と、この出力とインバータ４１２の入力との間を
オンオフするトランスファーゲート４１４が直列接続さ
れており、これらインバータ４１２，４１３およびトラ
ンスファーゲート４１４によりラッチが構成されてい
る。インバータ４１２の出力は、トランスファーゲート
４１５を介して、後段のスレーブラッチ部４３に出力さ
れている。
は、インバータ４１２の出力を反転出力するインバータ
４１３と、この出力とインバータ４１２の入力との間を
オンオフするトランスファーゲート４１４が直列接続さ
れており、これらインバータ４１２，４１３およびトラ
ンスファーゲート４１４によりラッチが構成されてい
る。インバータ４１２の出力は、トランスファーゲート
４１５を介して、後段のスレーブラッチ部４３に出力さ
れている。
【０００８】スレーブラッチ部４３には、マスターラッ
チ部４１の出力を反転出力するインバータ４３１と、イ
ンバータ４３１の出力を反転出力するインバータ４３２
と、この出力とインバータ４３２の入力との間をオンオ
フするトランスファーゲート４３３とが設けられてい
る。これらインバータ４３１，４３２およびトランスフ
ァーゲート４３３によりラッチが構成されており、イン
バータ４３１の出力が出力信号Ｑとして出力される。
チ部４１の出力を反転出力するインバータ４３１と、イ
ンバータ４３１の出力を反転出力するインバータ４３２
と、この出力とインバータ４３２の入力との間をオンオ
フするトランスファーゲート４３３とが設けられてい
る。これらインバータ４３１，４３２およびトランスフ
ァーゲート４３３によりラッチが構成されており、イン
バータ４３１の出力が出力信号Ｑとして出力される。
【０００９】したがって、図５に示すように、クロック
信号ＣＬＫ＝０のとき、例えば時刻Ｔ１以前において、
クロック信号ＡＢ＝１，クロック信号Ａ＝０となって、
マスターラッチ部４１では、トランスファーゲート４１
１が導通し、セレクタ部４０からの出力がインバータ４
１２に入力される。次に、時刻Ｔ１にクロック信号ＣＬ
Ｋ＝１となった場合、クロック信号ＡＢ＝０，クロック
信号Ａ＝１となってトランスファーゲート４１１が非道
通となるとともに、トランスファーゲート４１４が導通
し、インバータ４１２の出力がラッチされる。
信号ＣＬＫ＝０のとき、例えば時刻Ｔ１以前において、
クロック信号ＡＢ＝１，クロック信号Ａ＝０となって、
マスターラッチ部４１では、トランスファーゲート４１
１が導通し、セレクタ部４０からの出力がインバータ４
１２に入力される。次に、時刻Ｔ１にクロック信号ＣＬ
Ｋ＝１となった場合、クロック信号ＡＢ＝０，クロック
信号Ａ＝１となってトランスファーゲート４１１が非道
通となるとともに、トランスファーゲート４１４が導通
し、インバータ４１２の出力がラッチされる。
【００１０】このとき、トランスファーゲート４１５も
導通して、インバータ４１２の出力がスレーブラッチ部
４３に入力され、インバータ４３１からその反転出力が
出力信号Ｑとして出力される。そして、その後の時刻Ｔ
２に、クロック信号ＣＬＫ＝０になった時点で、出力信
号Ｑがスレーブラッチ部４３でラッチされるものとなっ
ていた。
導通して、インバータ４１２の出力がスレーブラッチ部
４３に入力され、インバータ４３１からその反転出力が
出力信号Ｑとして出力される。そして、その後の時刻Ｔ
２に、クロック信号ＣＬＫ＝０になった時点で、出力信
号Ｑがスレーブラッチ部４３でラッチされるものとなっ
ていた。
【００１１】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のスキャンフリップフロップ回路では、外部か
らの制御信号ＳＥＬにより、通常動作時あるいはスキャ
ンテスト時に応じて、通常論理入力信号Ｄまたはスキャ
ン論理入力信号ＳＩＮのいずれかを選択するためのセレ
クタ部を設けているため、通常動作時でも通常論理入力
信号Ｄのパス上にセレクタ部が位置することになり、入
力信号Ｄの伝搬を遅延させ、スキャンフリップフロップ
回路をより高速に動作させることができないという問題
点があった。本発明はこのような課題を解決するための
ものであり、通常動作時に優れた高速動作特性を有する
スキャンフリップフロップ回路を提供することを目的と
している。
うな従来のスキャンフリップフロップ回路では、外部か
らの制御信号ＳＥＬにより、通常動作時あるいはスキャ
ンテスト時に応じて、通常論理入力信号Ｄまたはスキャ
ン論理入力信号ＳＩＮのいずれかを選択するためのセレ
クタ部を設けているため、通常動作時でも通常論理入力
信号Ｄのパス上にセレクタ部が位置することになり、入
力信号Ｄの伝搬を遅延させ、スキャンフリップフロップ
回路をより高速に動作させることができないという問題
点があった。本発明はこのような課題を解決するための
ものであり、通常動作時に優れた高速動作特性を有する
スキャンフリップフロップ回路を提供することを目的と
している。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために、本発明によるスキャンフリップフロップ回路
は、通常論理入力信号を取り込んでラッチ出力する第１
のマスターラッチ部と、この第１のマスターラッチ部と
並列的に設けられ、スキャン論理入力信号を取り込んで
ラッチ出力する第２のマスターラッチ部と、通常動作時
には第１のマスターラッチ部からの出力を自己の入力線
から取り込んでラッチ出力し、スキャンテスト時には第
２のマスターラッチ部からの出力を自己の入力線から取
り込んでラッチ出力するスレーブラッチ部とを備え、第
１のマスターラッチ部は、スキャンテスト時に自己の出
力線からスレーブラッチ部の入力線を切り離す第１のス
イッチ手段を有し、第２のマスターラッチ部は、通常動
作時に自己の出力線からスレーブラッチ部の入力線を切
り離す第２のスイッチ手段を有し、スレーブラッチ部
は、自己の入力線と第２のマスターラッチ部からの出力
線との間に設けられ、スキャンテスト時には、第１のス
イッチ手段により切り離された自己の入力線と第２のマ
スターラッチ部からの出力線とを接続し、通常動作時に
は、少なくとも第１のスイッチ手段により第１のマスタ
ーラッチ部の出力線と自己の入力線とが接続される期間
に、第２のマスターラッチ部の出力線を自己の入力線か
ら切り離す第３のスイッチ手段を有することを特徴とす
るものである。
るために、本発明によるスキャンフリップフロップ回路
は、通常論理入力信号を取り込んでラッチ出力する第１
のマスターラッチ部と、この第１のマスターラッチ部と
並列的に設けられ、スキャン論理入力信号を取り込んで
ラッチ出力する第２のマスターラッチ部と、通常動作時
には第１のマスターラッチ部からの出力を自己の入力線
から取り込んでラッチ出力し、スキャンテスト時には第
２のマスターラッチ部からの出力を自己の入力線から取
り込んでラッチ出力するスレーブラッチ部とを備え、第
１のマスターラッチ部は、スキャンテスト時に自己の出
力線からスレーブラッチ部の入力線を切り離す第１のス
イッチ手段を有し、第２のマスターラッチ部は、通常動
作時に自己の出力線からスレーブラッチ部の入力線を切
り離す第２のスイッチ手段を有し、スレーブラッチ部
は、自己の入力線と第２のマスターラッチ部からの出力
線との間に設けられ、スキャンテスト時には、第１のス
イッチ手段により切り離された自己の入力線と第２のマ
スターラッチ部からの出力線とを接続し、通常動作時に
は、少なくとも第１のスイッチ手段により第１のマスタ
ーラッチ部の出力線と自己の入力線とが接続される期間
に、第２のマスターラッチ部の出力線を自己の入力線か
ら切り離す第３のスイッチ手段を有することを特徴とす
るものである。
【００１３】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明の第１の実施の形態である
スキャンフリップフロップ回路を示す回路図である。本
発明では、マスターラッチ部を並列的に設けて、通常動
作時の通常論理入力信号Ｄとスキャンテスト時のスキャ
ン論理入力信号ＳＩＮとを、それぞれ個別にラッチし、
これらマスターラッチ部からの出力を通常動作時に遅延
が生じないようにスレーブラッチ部で選択してラッチ出
力するようにしたものである。
して説明する。図１は本発明の第１の実施の形態である
スキャンフリップフロップ回路を示す回路図である。本
発明では、マスターラッチ部を並列的に設けて、通常動
作時の通常論理入力信号Ｄとスキャンテスト時のスキャ
ン論理入力信号ＳＩＮとを、それぞれ個別にラッチし、
これらマスターラッチ部からの出力を通常動作時に遅延
が生じないようにスレーブラッチ部で選択してラッチ出
力するようにしたものである。
【００１４】同図において、通常動作時に入力線１１か
ら入力信号Ｄをラッチするマスターラッチ部（第１のマ
スターラッチ部）１と、スキャンテスト時に入力線２１
から入力される入力信号ＳＩＮをラッチするマスターラ
ッチ部（第２のマスターラッチ部）２とが、並列的に設
けられている。マスターラッチ部１において、入力信号
Ｄをオンオフ（導通／非導通）するトランスファーゲー
ト１１１と、この出力を反転出力するインバータ１１２
が設けられている。
ら入力信号Ｄをラッチするマスターラッチ部（第１のマ
スターラッチ部）１と、スキャンテスト時に入力線２１
から入力される入力信号ＳＩＮをラッチするマスターラ
ッチ部（第２のマスターラッチ部）２とが、並列的に設
けられている。マスターラッチ部１において、入力信号
Ｄをオンオフ（導通／非導通）するトランスファーゲー
ト１１１と、この出力を反転出力するインバータ１１２
が設けられている。
【００１５】このインバータ１１２の入出力間には、イ
ンバータ１１２の出力を反転出力するインバータ１１３
と、この出力とインバータ１２２の入力との間をオンオ
フするトランスファーゲート１１４が直列接続されてお
り、これらインバータ１１２，１１３およびトランスフ
ァーゲート１１４によりラッチが構成されている。ま
た、インバータ１１２の出力は、マスターラッチ部１の
出力線１２として、トランスファーゲート１１５（第１
のスイッチ手段）を介して、後段のスレーブラッチ部３
の入力線３１に接続されている。
ンバータ１１２の出力を反転出力するインバータ１１３
と、この出力とインバータ１２２の入力との間をオンオ
フするトランスファーゲート１１４が直列接続されてお
り、これらインバータ１１２，１１３およびトランスフ
ァーゲート１１４によりラッチが構成されている。ま
た、インバータ１１２の出力は、マスターラッチ部１の
出力線１２として、トランスファーゲート１１５（第１
のスイッチ手段）を介して、後段のスレーブラッチ部３
の入力線３１に接続されている。
【００１６】また、マスターラッチ部２は、マスターラ
ッチ部１とほぼ同一構成をなしており、マスターラッチ
部１のトランスファーゲート１１１，１１４，１１５
が、マスターラッチ部２のトランスファーゲート１２
１，１２４，１２５（第２のスイッチ手段）に対応し、
マスターラッチ部１のインバータ１１２，１１３および
入力線１１，出力線１２がマスターラッチ部２のインバ
ータ１２２，１２３および入力線２１，出力線２２に対
応している。なお、マスターラッチ部１，２において、
各トランスファーゲートが動作するタイミングが異な
る。
ッチ部１とほぼ同一構成をなしており、マスターラッチ
部１のトランスファーゲート１１１，１１４，１１５
が、マスターラッチ部２のトランスファーゲート１２
１，１２４，１２５（第２のスイッチ手段）に対応し、
マスターラッチ部１のインバータ１１２，１１３および
入力線１１，出力線１２がマスターラッチ部２のインバ
ータ１２２，１２３および入力線２１，出力線２２に対
応している。なお、マスターラッチ部１，２において、
各トランスファーゲートが動作するタイミングが異な
る。
【００１７】クロック部４は、クロック信号ＣＬＫおよ
びクロック信号ＳＣ１，ＳＣ２に基づいて、スキャンフ
リップフロップ回路内部の各所に配置された各トランス
ファーゲートを制御するクロック信号を生成する。クロ
ック部４において、クロック信号ＣＬＫはインバータ１
４１に入力され、その反転論理がクロック信号ＡＢとし
て出力され、さらにこれがインバータ１４２に入力さ
れ、その反転論理がクロック信号Ａとして出力される。
びクロック信号ＳＣ１，ＳＣ２に基づいて、スキャンフ
リップフロップ回路内部の各所に配置された各トランス
ファーゲートを制御するクロック信号を生成する。クロ
ック部４において、クロック信号ＣＬＫはインバータ１
４１に入力され、その反転論理がクロック信号ＡＢとし
て出力され、さらにこれがインバータ１４２に入力さ
れ、その反転論理がクロック信号Ａとして出力される。
【００１８】また、クロック信号ＳＣ１はインバータ１
４３に入力され、その反転論理がクロック信号１Ｂとし
て出力され、さらにこれがインバータ１４４に入力さ
れ、その反転論理がクロック信号Ｓ１として出力され
る。一方、クロック信号ＳＣ２はインバータ１４５に入
力され、その反転論理がクロック信号２Ｂとして出力さ
れ、さらにこれがインバータ１４６に入力され、その反
転論理がクロック信号Ｓ２として出力される。
４３に入力され、その反転論理がクロック信号１Ｂとし
て出力され、さらにこれがインバータ１４４に入力さ
れ、その反転論理がクロック信号Ｓ１として出力され
る。一方、クロック信号ＳＣ２はインバータ１４５に入
力され、その反転論理がクロック信号２Ｂとして出力さ
れ、さらにこれがインバータ１４６に入力され、その反
転論理がクロック信号Ｓ２として出力される。
【００１９】次に、図２を参照して、第１の実施の形態
による動作として、通常動作時を例に説明する。図２は
第１の実施の形態の動作を示すタイミングチャートであ
り、通常動作時における各部の信号を示している。通常
動作時には、クロック信号ＳＣ２は１（Ｈレベル）のま
ま保持され、クロック信号ＣＬＫを変化させる。
による動作として、通常動作時を例に説明する。図２は
第１の実施の形態の動作を示すタイミングチャートであ
り、通常動作時における各部の信号を示している。通常
動作時には、クロック信号ＳＣ２は１（Ｈレベル）のま
ま保持され、クロック信号ＣＬＫを変化させる。
【００２０】まず、時刻Ｔ１以前において、ＣＬＫ＝０
の場合、クロック部４からのクロック信号ＡＢ＝１，ク
ロック信号Ａ＝０となって、トランスファーゲート１１
１が導通し、入力線１１からの通常論理入力信号ＳＩＮ
がインバータ１１２に入力される。このとき、トランス
ファーゲート１１５が非導通であり、インバータ１１２
の反転出力はスレーブラッチ部３に出力されない。
の場合、クロック部４からのクロック信号ＡＢ＝１，ク
ロック信号Ａ＝０となって、トランスファーゲート１１
１が導通し、入力線１１からの通常論理入力信号ＳＩＮ
がインバータ１１２に入力される。このとき、トランス
ファーゲート１１５が非導通であり、インバータ１１２
の反転出力はスレーブラッチ部３に出力されない。
【００２１】続いて、時刻Ｔ１にＣＬＫ＝１に変化させ
た場合、ＡＢ＝０，Ａ＝１となって、トランスファーゲ
ート１１１が非導通となるとともに、トランスファーゲ
ート１１４が導通し、インバータ１１２の出力がラッチ
される。スレーブラッチ部３には、入力線３１を介して
入力されたマスターラッチ部１からの出力を反転出力す
るインバータ１３１と、この出力を反転出力するインバ
ータ１３２とが設けられている。
た場合、ＡＢ＝０，Ａ＝１となって、トランスファーゲ
ート１１１が非導通となるとともに、トランスファーゲ
ート１１４が導通し、インバータ１１２の出力がラッチ
される。スレーブラッチ部３には、入力線３１を介して
入力されたマスターラッチ部１からの出力を反転出力す
るインバータ１３１と、この出力を反転出力するインバ
ータ１３２とが設けられている。
【００２２】さらに、インバータ１３２の出力とインバ
ータ１３１の入力との間には、直列接続された２つのト
ランスファーゲート１３３（第４のスイッチ手段），ト
ランスファーゲート１３４（第３のスイッチ手段）が接
続されている。これらインバータ１３１，１３２および
トランスファーゲート１３３，１３４によりラッチが構
成され、インバータ１３１の出力が出力線３２から出力
信号Ｑとして出力される。
ータ１３１の入力との間には、直列接続された２つのト
ランスファーゲート１３３（第４のスイッチ手段），ト
ランスファーゲート１３４（第３のスイッチ手段）が接
続されている。これらインバータ１３１，１３２および
トランスファーゲート１３３，１３４によりラッチが構
成され、インバータ１３１の出力が出力線３２から出力
信号Ｑとして出力される。
【００２３】ここで、時刻Ｔ１には、トランスファーゲ
ート１２５も導通し、マスターラッチ部１の出力線１２
がスレーブラッチ部３の入力線３１と接続される。ま
た、トランスファーゲート１３４が非導通となり、スレ
ーブラッチ部３の入力線３１とマスターラッチ部２から
の信号線とが切り離される。
ート１２５も導通し、マスターラッチ部１の出力線１２
がスレーブラッチ部３の入力線３１と接続される。ま
た、トランスファーゲート１３４が非導通となり、スレ
ーブラッチ部３の入力線３１とマスターラッチ部２から
の信号線とが切り離される。
【００２４】したがって、インバータ１１２の出力は、
トランスファーゲート１１５のみを介してインバータ１
３１に直接入力され、その反転出力が出力信号Ｑとして
直ちに出力される。続く時刻Ｔ２において、ＣＬＫ＝０
に変化させた場合、トランスファーゲート１３４が導通
する。
トランスファーゲート１１５のみを介してインバータ１
３１に直接入力され、その反転出力が出力信号Ｑとして
直ちに出力される。続く時刻Ｔ２において、ＣＬＫ＝０
に変化させた場合、トランスファーゲート１３４が導通
する。
【００２５】また、通常動作時には、常にクロック信号
ＳＣ２＝１であることから、トランスファーゲート１３
３が導通しているとともに、マスターラッチ部２のトラ
ンスファーゲート１２５が非導通である。これにより、
時刻Ｔ２には、インバータ１３２の出力とインバータ１
３１の入力とが接続されて、インバータ１３１の出力が
ラッチされる。
ＳＣ２＝１であることから、トランスファーゲート１３
３が導通しているとともに、マスターラッチ部２のトラ
ンスファーゲート１２５が非導通である。これにより、
時刻Ｔ２には、インバータ１３２の出力とインバータ１
３１の入力とが接続されて、インバータ１３１の出力が
ラッチされる。
【００２６】したがって、時刻Ｔ３以降同様にして、通
常動作時には、クロック信号ＣＬＫの立ち上がり時に通
常論理入力信号Ｄが取り込まれてマスターラッチ部１で
ラッチ出力される。そして、スレーブラッチ部３から出
力信号Ｑとして出力され、クロック信号ＣＬＫの立ち下
がり時にスレーブラッチ部３でラッチされる。
常動作時には、クロック信号ＣＬＫの立ち上がり時に通
常論理入力信号Ｄが取り込まれてマスターラッチ部１で
ラッチ出力される。そして、スレーブラッチ部３から出
力信号Ｑとして出力され、クロック信号ＣＬＫの立ち下
がり時にスレーブラッチ部３でラッチされる。
【００２７】次に、図３を参照して、本発明の第１の実
施の形態による動作として、スキャンテスト時を例に説
明する。図３は第１の実施の形態の他の動作を示すタイ
ミングチャートであり、スキャンテスト時における各部
の信号を示している。スキャンテスト時において、クロ
ック信号ＣＬＫは０（Ｌレベル）のまま保持され、クロ
ック信号ＳＣ１，ＳＣ２を変化させる。
施の形態による動作として、スキャンテスト時を例に説
明する。図３は第１の実施の形態の他の動作を示すタイ
ミングチャートであり、スキャンテスト時における各部
の信号を示している。スキャンテスト時において、クロ
ック信号ＣＬＫは０（Ｌレベル）のまま保持され、クロ
ック信号ＳＣ１，ＳＣ２を変化させる。
【００２８】まず、時刻Ｔ１において、ＳＣ１＝１，Ｓ
Ｃ２＝０の場合、Ｓ１Ｂ＝０，Ｓ１＝１となって、マス
ターラッチ部２のトランスファーゲート１２１が導通
し、テスト論理入力信号ＳＩＮがインバータ１２２に入
力される。このとき、クロック信号ＳＣ２＝０であるこ
とから、Ｓ２Ｂ＝１，Ｓ２＝０となって、トランスファ
ーゲート１２５が非導通であり、インバータ１２２の反
転出力はスレーブラッチ部３に出力されない。
Ｃ２＝０の場合、Ｓ１Ｂ＝０，Ｓ１＝１となって、マス
ターラッチ部２のトランスファーゲート１２１が導通
し、テスト論理入力信号ＳＩＮがインバータ１２２に入
力される。このとき、クロック信号ＳＣ２＝０であるこ
とから、Ｓ２Ｂ＝１，Ｓ２＝０となって、トランスファ
ーゲート１２５が非導通であり、インバータ１２２の反
転出力はスレーブラッチ部３に出力されない。
【００２９】続いて、時刻Ｔ２にＳＣ２＝０でＳＣ１を
１から０に変化させた場合、Ｓ１Ｂ＝１，Ｓ１＝０とな
って、トランスファーゲート１２１が非導通となるとと
もに、トランスファーゲート１２４が導通し、インバー
タ１２２の出力がラッチされる。次に、時刻Ｔ３にＳＣ
１＝０でＳＣ２を０から１を変化させた場合、Ｓ２Ｂ＝
０，Ｓ２＝１となってトランスファーゲート１２５が導
通し、インバータ１２２の反転出力がスレーブラッチ部
３に出力される。
１から０に変化させた場合、Ｓ１Ｂ＝１，Ｓ１＝０とな
って、トランスファーゲート１２１が非導通となるとと
もに、トランスファーゲート１２４が導通し、インバー
タ１２２の出力がラッチされる。次に、時刻Ｔ３にＳＣ
１＝０でＳＣ２を０から１を変化させた場合、Ｓ２Ｂ＝
０，Ｓ２＝１となってトランスファーゲート１２５が導
通し、インバータ１２２の反転出力がスレーブラッチ部
３に出力される。
【００３０】ここで、マスターラッチ部２の出力は、ト
ランスファーゲート１３３，１３４の中間接続点、すな
わちトランスファーゲート１３４の入力に供給されてい
る。したがって、時刻Ｔ３にＳＣ２＝０となった場合、
マスターラッチ部２のインバータ１２２の出力は、トラ
ンスファーゲート１２５を介してスレーブラッチ部３の
トランスファーゲート１３４に入力される。
ランスファーゲート１３３，１３４の中間接続点、すな
わちトランスファーゲート１３４の入力に供給されてい
る。したがって、時刻Ｔ３にＳＣ２＝０となった場合、
マスターラッチ部２のインバータ１２２の出力は、トラ
ンスファーゲート１２５を介してスレーブラッチ部３の
トランスファーゲート１３４に入力される。
【００３１】このとき、スキャンテスト時には、クロッ
ク信号ＣＬＫ＝０であることから、クロック信号ＡＢ＝
１，Ａ＝０となり、マスターラッチ部１の出力段に位置
するトランスファーゲート１１５は非導通であることか
ら、出力線１２と入力線３１とが切り離される。一方、
スレーブラッチ部３のトランスファーゲート１３４が導
通し、マスターラッチ部２の出力線２２と入力線３１と
が接続される。
ク信号ＣＬＫ＝０であることから、クロック信号ＡＢ＝
１，Ａ＝０となり、マスターラッチ部１の出力段に位置
するトランスファーゲート１１５は非導通であることか
ら、出力線１２と入力線３１とが切り離される。一方、
スレーブラッチ部３のトランスファーゲート１３４が導
通し、マスターラッチ部２の出力線２２と入力線３１と
が接続される。
【００３２】これにより、時刻Ｔ３には、マスターラッ
チ部２からの出力が、インバータ１３１により反転さ
れ、出力信号Ｑとして出力される。その後、時刻Ｔ４に
ＳＣ２＝０に変化させた場合、トランスファーゲート１
３３が導通し、このときトランスファーゲート１３４が
導通していることから、インバータ１３１の出力がラッ
チされる。
チ部２からの出力が、インバータ１３１により反転さ
れ、出力信号Ｑとして出力される。その後、時刻Ｔ４に
ＳＣ２＝０に変化させた場合、トランスファーゲート１
３３が導通し、このときトランスファーゲート１３４が
導通していることから、インバータ１３１の出力がラッ
チされる。
【００３３】したがって、時刻Ｔ５以降、スキャンテス
ト時には、クロック信号ＳＣ１の立ち上がり時にスキャ
ン論理入力信号ＳＩＮがマスターラッチ部１に取り込ま
れて、その立ち下がり時にラッチ出力され、その後のク
ロック信号ＳＣ２の立ち上がり時にスレーブラッチ部３
に取り込まれて出力信号Ｑとして出力され、その下がり
時にラッチされる。
ト時には、クロック信号ＳＣ１の立ち上がり時にスキャ
ン論理入力信号ＳＩＮがマスターラッチ部１に取り込ま
れて、その立ち下がり時にラッチ出力され、その後のク
ロック信号ＳＣ２の立ち上がり時にスレーブラッチ部３
に取り込まれて出力信号Ｑとして出力され、その下がり
時にラッチされる。
【００３４】このように、本発明では、通常論理入力用
のマスターラッチ部１とスキャンテスト論理用のマスタ
ーラッチ部２を独立して並列的に設け、これらマスター
ラッチ部１，２の出力を共通のスレーブラッチ部３を介
して出力するようにしたものである。そして、通常動作
時、マスターラッチ部１からの出力がスレーブラッチ部
３に取り込まれる際に、スレーブラッチ部３のトランス
ファーゲート１３４により、マスターラッチ部２の出力
を通常論理入力信号Ｄのパスである入力線３１から切り
離すようにしたものである。
のマスターラッチ部１とスキャンテスト論理用のマスタ
ーラッチ部２を独立して並列的に設け、これらマスター
ラッチ部１，２の出力を共通のスレーブラッチ部３を介
して出力するようにしたものである。そして、通常動作
時、マスターラッチ部１からの出力がスレーブラッチ部
３に取り込まれる際に、スレーブラッチ部３のトランス
ファーゲート１３４により、マスターラッチ部２の出力
を通常論理入力信号Ｄのパスである入力線３１から切り
離すようにしたものである。
【００３５】したがって、従来のように、通常論理入力
信号Ｄのパス上すなわち入力線１１から出力線３２まで
の間に、伝搬遅延の原因となるセレクタを設ける必要が
なくなり、通常動作時に優れた高速動作特性が得られ
る。また、マスターラッチ部２の出力を通常論理入力信
号Ｄのパスである入力線３１から切り離すスイッチ手段
を、スレーブラッチ部３に設けたので、マスターラッチ
部２からスレーブラッチ部３までの配線が、通常論理入
力信号Ｄのパス上から切り離されるものとなり、その負
荷容量による出力信号Ｑの出力変化の遅れを抑制でき
る。
信号Ｄのパス上すなわち入力線１１から出力線３２まで
の間に、伝搬遅延の原因となるセレクタを設ける必要が
なくなり、通常動作時に優れた高速動作特性が得られ
る。また、マスターラッチ部２の出力を通常論理入力信
号Ｄのパスである入力線３１から切り離すスイッチ手段
を、スレーブラッチ部３に設けたので、マスターラッチ
部２からスレーブラッチ部３までの配線が、通常論理入
力信号Ｄのパス上から切り離されるものとなり、その負
荷容量による出力信号Ｑの出力変化の遅れを抑制でき
る。
【００３６】さらに、マスターラッチ部２の出力を通常
論理入力信号Ｄのパスである入力線３１から切り離すス
イッチ手段として、スレーブラッチ部３において通常動
作時のラッチ動作を制御するトランスファーゲート１３
４を兼用するようにしたので、通常動作時に優れた高速
動作特性を維持しつつ、回路構成を削減できる。
論理入力信号Ｄのパスである入力線３１から切り離すス
イッチ手段として、スレーブラッチ部３において通常動
作時のラッチ動作を制御するトランスファーゲート１３
４を兼用するようにしたので、通常動作時に優れた高速
動作特性を維持しつつ、回路構成を削減できる。
【００３７】次に、図４を参照して、本発明の第２の実
施の形態について説明する。図４は本発明の第２の実施
の形態であるスキャンフリップフロップ回路を示す回路
図である。本実施の形態では、制御信号ＳＥＴに応じ
て、マスターラッチ部およびスレーブラッチ部の出力状
態を設定可能とするセットアップ機能を持つ場合を示し
ている。
施の形態について説明する。図４は本発明の第２の実施
の形態であるスキャンフリップフロップ回路を示す回路
図である。本実施の形態では、制御信号ＳＥＴに応じ
て、マスターラッチ部およびスレーブラッチ部の出力状
態を設定可能とするセットアップ機能を持つ場合を示し
ている。
【００３８】ここでは、図１のインバータ１１２，１３
２の代わりに２入力ＮＯＲゲート１１６，１３５を用
い、その一方の入力に制御信号ＳＥＴを供給している。
すなわち、ＳＥＴ＝０の場合、各ＮＯＲゲート１１６，
１３５は、図１で示したインバータ１１２，１３２とし
て動作する。
２の代わりに２入力ＮＯＲゲート１１６，１３５を用
い、その一方の入力に制御信号ＳＥＴを供給している。
すなわち、ＳＥＴ＝０の場合、各ＮＯＲゲート１１６，
１３５は、図１で示したインバータ１１２，１３２とし
て動作する。
【００３９】一方、ＳＥＴ＝１の場合、各ＮＯＲゲート
１１６，１３５の出力はＯとなり、強制的に出力信号Ｑ
＝１となる。なお、通常動作時およびスキャンテスト動
作時の回路動作は、図１の場合と全く同じであり、ここ
での説明は省略する。したがって、従来のスキャンフリ
ップフロップ回路と比べて、通常論理入力信号とスキャ
ン論理入力信号のいずれかを選択するセレクタがないた
め、セットアップ機能を構成する回路が簡略化できると
ともに、そのセットアップに要する時間すなわちセット
アップタイムを短縮できる。
１１６，１３５の出力はＯとなり、強制的に出力信号Ｑ
＝１となる。なお、通常動作時およびスキャンテスト動
作時の回路動作は、図１の場合と全く同じであり、ここ
での説明は省略する。したがって、従来のスキャンフリ
ップフロップ回路と比べて、通常論理入力信号とスキャ
ン論理入力信号のいずれかを選択するセレクタがないた
め、セットアップ機能を構成する回路が簡略化できると
ともに、そのセットアップに要する時間すなわちセット
アップタイムを短縮できる。
【００４０】
【発明の効果】以上説明したように、本発明は、通常論
理入力信号を取り込んでラッチ出力する第１のマスター
ラッチ部に、スキャンテスト時に自己の出力線からスレ
ーブラッチ部の入力線を切り離す第１のスイッチ手段を
設けるとともに、スキャン論理入力信号を取り込んでラ
ッチ出力する第２のマスターラッチ部に、通常動作時に
自己の出力線からスレーブラッチ部の入力線を切り離す
第２のスイッチ手段を設け、スレーブラッチ部において
自己の入力線と第２のマスターラッチ部からの出力線と
の間に設けられた第３のスイッチ手段を制御して、スキ
ャンテスト時には、第１のスイッチ手段により切り離さ
れた自己の入力線と第２のマスターラッチ部からの出力
線とを接続し、通常動作時には、少なくとも第１のスイ
ッチ手段により第１のマスターラッチ部の出力線と自己
の入力線とが接続される期間に、第２のマスターラッチ
部の出力線を自己の入力線から切り離すようにしたもの
である。したがって、従来のように、通常論理入力信号
のパス上すなわち通常論理入力端子から出力端子までの
間にセレクタを設けることなく、通常論理入力信号とス
キャン論理入力信号のいずれかを選択できる。これによ
り、通常論理入力信号の遅延伝搬を最小化でき、通常動
作時に優れた高速動作特性が得られる。
理入力信号を取り込んでラッチ出力する第１のマスター
ラッチ部に、スキャンテスト時に自己の出力線からスレ
ーブラッチ部の入力線を切り離す第１のスイッチ手段を
設けるとともに、スキャン論理入力信号を取り込んでラ
ッチ出力する第２のマスターラッチ部に、通常動作時に
自己の出力線からスレーブラッチ部の入力線を切り離す
第２のスイッチ手段を設け、スレーブラッチ部において
自己の入力線と第２のマスターラッチ部からの出力線と
の間に設けられた第３のスイッチ手段を制御して、スキ
ャンテスト時には、第１のスイッチ手段により切り離さ
れた自己の入力線と第２のマスターラッチ部からの出力
線とを接続し、通常動作時には、少なくとも第１のスイ
ッチ手段により第１のマスターラッチ部の出力線と自己
の入力線とが接続される期間に、第２のマスターラッチ
部の出力線を自己の入力線から切り離すようにしたもの
である。したがって、従来のように、通常論理入力信号
のパス上すなわち通常論理入力端子から出力端子までの
間にセレクタを設けることなく、通常論理入力信号とス
キャン論理入力信号のいずれかを選択できる。これによ
り、通常論理入力信号の遅延伝搬を最小化でき、通常動
作時に優れた高速動作特性が得られる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態によるスキャンフ
リップフロップ回路のブロック図である。
リップフロップ回路のブロック図である。
【図２】 通常動作を示すタイミングチャートである。
【図３】 スキャンテスト動作時を示すタイミングチャ
ートである。
ートである。
【図４】 本発明の第２の実施の形態によるスキャンフ
リップフロップ回路のブロック図である。
リップフロップ回路のブロック図である。
【図５】 従来のスキャンフリップフロップ回路のブロ
ック図である。
ック図である。
【図６】 スキャンテスト動作時を示すタイミングチャ
ートである。
ートである。
１…マスターラッチ部（第１のマスターラッチ部：通常
動作用）、２…マスターラッチ部（第２のマスターラッ
チ部：スキャンテスト用）、３…スレーブラッチ部、４
…マスターラッチ部、１１１，１１４，１１５，１２
１，１２４，１２５，１３３，１３４…トランスファー
ゲート、１１２，１１３，１２２，１２３，１３１，１
３２，１４１〜１４６…インバータ、１１６，１３５…
ＮＯＲゲート、Ｄ…通常論理入力信号、ＳＩＮ…スキャ
ンテスト論理入力信号、ＣＬＫ…クロック信号（通常動
作用）、ＳＣ１，ＳＣ２…クロック信号（スキャンテス
ト用）、Ｑ…出力信号。
動作用）、２…マスターラッチ部（第２のマスターラッ
チ部：スキャンテスト用）、３…スレーブラッチ部、４
…マスターラッチ部、１１１，１１４，１１５，１２
１，１２４，１２５，１３３，１３４…トランスファー
ゲート、１１２，１１３，１２２，１２３，１３１，１
３２，１４１〜１４６…インバータ、１１６，１３５…
ＮＯＲゲート、Ｄ…通常論理入力信号、ＳＩＮ…スキャ
ンテスト論理入力信号、ＣＬＫ…クロック信号（通常動
作用）、ＳＣ１，ＳＣ２…クロック信号（スキャンテス
ト用）、Ｑ…出力信号。
Claims (3)
- 【請求項１】 通常動作時には通常論理入力信号を取り
込んてラッチ出力するとともに、スキャンテスト時には
スキャン論理入力信号を取り込んでラッチ出力するスキ
ャンフリップフロップ回路において、 通常論理入力信号を取り込んでラッチ出力する第１のマ
スターラッチ部と、 この第１のマスターラッチ部と並列的に設けられ、スキ
ャン論理入力信号を取り込んでラッチ出力する第２のマ
スターラッチ部と、 通常動作時には第１のマスターラッチ部からの出力を自
己の入力線から取り込んでラッチ出力し、スキャンテス
ト時には第２のマスターラッチ部からの出力を自己の入
力線から取り込んでラッチ出力するスレーブラッチ部と
を備え、 第１のマスターラッチ部は、スキャンテスト時に自己の
出力線からスレーブラッチ部の入力線を切り離す第１の
スイッチ手段を有し、 第２のマスターラッチ部は、通常動作時に自己の出力線
からスレーブラッチ部の入力線を切り離す第２のスイッ
チ手段を有し、 スレーブラッチ部は、自己の入力線と第２のマスターラ
ッチ部からの出力線との間に設けられ、スキャンテスト
時には、第１のスイッチ手段により切り離された自己の
入力線と第２のマスターラッチ部からの出力線とを接続
し、通常動作時には、少なくとも第１のスイッチ手段に
より第１のマスターラッチ部の出力線と自己の入力線と
が接続される期間に、第２のマスターラッチ部の出力線
を自己の入力線から切り離す第３のスイッチ手段を有す
ることを特徴とするスキャンフリップフロップ回路。 - 【請求項２】 請求項１記載のスキャンフリップフロッ
プ回路において、 第３のスイッチ手段は、 ラッチ動作時にスレーブラッチ部の出力側からの信号を
スレーブラッチ部の入力線に帰還させる信号線上に設け
られ、 通常動作時は、第１のマスターラッチ部からの出力を取
り込む場合に非導通となり、取り込んだ信号をラッチす
る場合に導通となるラッチ制御動作し、 スキャンテスト時には、常に導通状態となり入力側に供
給された第２のマスターラッチ部の出力をスレーブラッ
チ部の入力線に接続するスイッチ手段からなることを特
徴とするスキャンフリップフロップ回路。 - 【請求項３】 請求項１記載のスキャンフリップフロッ
プ回路において、 スレーブラッチ部は、 自己の入力線から取り込んだ信号を反転させ出力信号と
して出力する第１のインバータと、 この出力信号を反転させて出力する第２のインバータ
と、 この第２のインバータの出力が入力に接続された第４の
スイッチ手段と、 この第４のスイッチ手段の出力および第２のマスターラ
ッチ部からの出力が共通して入力に接続され、自己の入
力線が出力に接続された第３のスイッチとを有し、 第４のスイッチは、 通常動作時には常に導通状態となり、スキャンテスト時
にはスレーブラッチ部で第２のマスターラッチ部からの
出力を取り込む場合に非導通となり、取り込んだ信号を
ラッチする場合に導通となるラッチ制御動作し、 第３のスイッチは、 スキャンテスト時には常に導通状態となり、通常動作時
にはスレーブラッチ部で第１のマスターラッチ部からの
出力を取り込む場合に非導通となり、取り込んだ信号を
ラッチする場合に導通となるラッチ制御動作することを
特徴とするスキャンフリップフロップ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16955498A JP3183260B2 (ja) | 1998-06-17 | 1998-06-17 | スキャンフリップフロップ回路 |
| US09/333,579 US6181179B1 (en) | 1998-06-17 | 1999-06-15 | Scan flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16955498A JP3183260B2 (ja) | 1998-06-17 | 1998-06-17 | スキャンフリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000002754A true JP2000002754A (ja) | 2000-01-07 |
| JP3183260B2 JP3183260B2 (ja) | 2001-07-09 |
Family
ID=15888628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16955498A Expired - Fee Related JP3183260B2 (ja) | 1998-06-17 | 1998-06-17 | スキャンフリップフロップ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6181179B1 (ja) |
| JP (1) | JP3183260B2 (ja) |
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| JP2002202347A (ja) * | 2000-12-28 | 2002-07-19 | Nec Corp | スキャンフリップフロップ回路 |
| JP2006025400A (ja) * | 2004-07-06 | 2006-01-26 | Arm Ltd | 信号値の記憶回路と方法 |
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| US7000162B2 (en) | 2001-08-08 | 2006-02-14 | International Business Machines Corporation | Integrated circuit phase partitioned power distribution for stress power reduction |
| JP4680448B2 (ja) * | 2001-09-04 | 2011-05-11 | ルネサスエレクトロニクス株式会社 | 高速サンプリングレシーバー |
| JP2005303464A (ja) * | 2004-04-07 | 2005-10-27 | Toshiba Corp | フリップフロップ |
| KR100604852B1 (ko) * | 2004-05-15 | 2006-07-31 | 삼성전자주식회사 | 제어신호 발생기, 스캔 기능을 수행하는 래치회로, 및상기 펄스 발생기와 상기 래치를 구비하는 플립플롭 |
| US20050273677A1 (en) * | 2004-06-04 | 2005-12-08 | Arm Limited | Circuit and method for storing a signal using a latch shared between operational and diagnostic paths |
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| US9264023B2 (en) * | 2013-08-30 | 2016-02-16 | Cavium, Inc. | Scannable flop with a single storage element |
| US9612281B2 (en) | 2014-11-20 | 2017-04-04 | Qualcomm Incorporated | High-speed flip-flop with robust scan-in path hold time |
| TWI575875B (zh) * | 2015-10-29 | 2017-03-21 | 智原科技股份有限公司 | 正反器電路 |
| US10386912B2 (en) * | 2017-01-12 | 2019-08-20 | International Business Machines Corporation | Operating pulsed latches on a variable power supply |
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| JPH02205109A (ja) | 1989-02-03 | 1990-08-15 | Hitachi Ltd | スキヤンラッチ回路 |
| US5257223A (en) * | 1991-11-13 | 1993-10-26 | Hewlett-Packard Company | Flip-flop circuit with controllable copying between slave and scan latches |
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| JP3465351B2 (ja) | 1994-06-23 | 2003-11-10 | 松下電器産業株式会社 | スキャンパステスト用フリップフロップ回路 |
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