JP2007110728A - 動作モード及びスリープモードでのデータ保持方法および回路 - Google Patents
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Abstract
【解決手段】本回路は、クロック信号によりクロックされるラッチと、データ入力、データ出力及びその間の進行データ路であって、信号値はデータ入力で受取られ、ラッチへクロックされ、進行データ路に沿ってデータ出力へ渡される前記データ入力、データ出力及びその間の進行データ路と、を含み、ラッチはスリープモードの間信号値を保持する保持ラッチを含み、さらに、進行データ路と保持ラッチとの間に配置されて第1スリープ信号の受信に応答して進行データ路から保持ラッチを選択的に分離するトライステート素子を含み、第2スリープ信号の受信に応答して、前記回路の前記部分が電力ダウンし、かつ保持ラッチとトライステート素子上の電圧差が保持されるよう前記回路の前記部分上の電圧差が減少されるようにしてスリープモードに入るよう動作する。
【選択図】図12
Description
本願は2005年10月13日提出の共通に所有される米国特願第11/249135号の一部継続出願(IP)である。
12 第1スリープ信号分配論理
30 マスタースレーブ保持フロップ
31 データ入力
32、34、50 トランスミッションゲート
33 進行データ路
36 マスターラッチ
39 データ出力
40 スレーブラッチ
42 インバータ
44、47 トライステート・インバータ
50 トライステート可能素子
60 保持ラッチ
63 NANDゲート
64 トライステート・インバータ
65、67 スリープ・トランジスタ
66 ゲート
Claims (27)
- 回路の一部を電力ダウンしつつスリープモード時に信号値を保持する回路において、
クロック信号を受取るように動作するクロック信号入力と、
前記クロック信号によりクロックされる少なくとも1個のラッチと、
データ入力、データ出力及びその間の進行データ路であって、信号値は前記データ入力で受取られるよう動作し、前記少なくとも1個のラッチへクロックされ、前記進行データ路に沿って前記データ出力へ渡される前記データ入力、データ出力及びその間の進行データ路と、を含み、
前記少なくとも1個のラッチの少なくとも1個は前記スリープモードの間信号値を保持するように動作する保持ラッチを含み、前記回路はさらに、
トライステート可能素子であって、前記進行データ路と前記保持ラッチとの間に配置され、第1スリープ信号の受信に応答して前記進行データ路から前記保持ラッチを選択的に分離するよう動作する前記トライステート可能素子を含み、
第2スリープ信号の受信に応答して、前記第2スリープ信号は前記第1スリープ信号の後に受信され、前記回路の前記部分が電力ダウンし、かつ前記保持ラッチと前記トライステート可能素子上の電圧差が保持されるよう前記回路の前記部分上の電圧差が減少されるようにして前記回路は前記スリープモードに入るよう動作する、
回路の一部を電力ダウンしつつスリープモード時に信号値を保持する回路。 - 請求項1記載の回路において、前記クロック信号によりクロックされる複数個のラッチを含み、前記信号値は前記複数個のラッチの内の1個から前記進行データ路に沿って前記複数個のラッチの以後のものへ渡され、前記複数個のラッチの少なくとも1個は前記保持ラッチを含む、回路。
- 請求項1記載の回路において、前記トライステート可能素子は双方向トライステート可能素子を含む回路。
- 請求項3記載の回路において、前記トライステート可能素子は、前記第1スリープ信号を受取るよう動作する2個のトランジスタを含み、前記2個のトランジスタは、前記第1スリープ信号の受信に応答して前記2個のトランジスタは高インピーダンス路を形成し、前記第1スリープ信号の非受信に応答して前記2個のトランジスタは低インピーダンス路を形成するよう配置されている回路。
- 請求項1記載の回路において、前記トライステート可能素子は4個のトランジスタを含み、前記4個のトランジスタの内の2個は前記トライステート可能素子を形成し、前記4個のトランジスタの内の2個は、前記2個のトランジスタの一方へ入力する前に前記第1スリープ信号を反転するよう動作するインバータを形成する、回路。
- 請求項5記載の回路において、前記トライステート可能素子はトランスミッションゲートを含む回路。
- 請求項1記載の回路において、前記保持ラッチは前記クロック信号を受取るよう動作する回路。
- 請求項7記載の回路において、前記回路はさらに、
前記クロック信号を前記保持ラッチへ分配するよう動作するクロック信号分配装置と、を含む回路。 - 請求項8記載の回路において、前記クロック信号分配装置は第1スリープ信号を受取るよう動作する第1スリープ信号入力を含み、
前記第1スリープ信号に応答して、前記クロック分配装置は、前記保持ラッチがステートを保持するように前記クロック信号を所定の値に保持するよう動作する、回路。 - 請求項8記載の回路において、前記クロック信号分配装置は、クロック信号入力と第1スリープ信号入力とを有する論理ゲートを含む、回路。
- 請求項9記載の回路において、前記クロック信号分配装置はクロック信号が伝播する複数個の部品を含み、前記回路は、前記第1スリープ信号に応答して前記部品が電力ダウンされるように、前記第1スリープ信号入力のクロック信号伝播方向の上流への前記クロック信号分配装置の前記部品上の電圧差を減少し、かつ前記第1スリープ信号入力の下流の前記部品上の電圧差を保持するようにする、回路。
- 請求項7記載の回路において、前記保持ラッチはクロックされたトライステート・インバータと、前記クロックされたトライステート・インバータの一部と並列に配置されて前記第1スリープ信号を受取るよう動作するトランジスタとを含み、前記保持ラッチは、前記第1スリープ信号の受信時に前記クロックの値に係わらずステートを保持するよう動作する回路。
- 請求項12記載の回路において、前記トランジスタは前記トライステート・インバータの前記2個のクロックされたトランジスタと並列の2個のトランジスタを含み、前記2個のトランジスタは前記第1スリープ信号と反転第1スリープ信号を各々受取る、回路。
- 請求項1記載の回路において、前記回路は少なくとも1個の別なラッチを含み、前記ラッチの少なくとも2個はマスターラッチとスレーブラッチとを含むマスタースレーブ・フリップフロップを含み、前記保持ラッチは前記スレーブラッチを含む、回路。
- 請求項14記載の回路において、前記マスタースレーブ・フリップフロップはリセット・マスタースレーブ・フリップフロップを含み、前記保持ラッチは、前記第1スリープ信号とリセット信号とを受取るよう動作し、前記第1スリープ信号の受信に応答して前記リセット信号を阻止して前記保持ラッチのステートをリセットすることを防止するよう動作する2個のトランジスタを含む、回路。
- 請求項14記載の回路において、前記マスタースレーブ・フリップフロップはセット・マスタースレーブ・フリップフロップを含み、前記保持ラッチは、前記第1スリープ信号とセット信号とを受取るよう動作し、前記第1スリープ信号の受信に応答して前記セット信号を阻止して前記保持ラッチのステートをセットすることを防止するよう動作する2個のトランジスタを含む、回路。
- 請求項1記載の回路において、前記回路は前記回路の部分へ供給される電圧レベルを制御するよう動作する電圧制御器を含み、前記電圧制御器は前記第2スリープ信号を受取るよう動作し、前記第2スリープ信号に応答して前記回路の前記部分が電力ダウンするよう前記回路の前記部分上の電圧差を減少し、前記保持ラッチと前記トライステート可能素子上の電圧差を保持するよう動作する、回路。
- 請求項1記載の回路において、前記回路は、前記回路上に印加された電圧差に応答して電力を与えられるよう動作し、前記回路はさらに電力トランジスタを含み、直列の前記電力トランジスタと前記回路の前記部分との上に前記電圧差が印加されるように前記電力トランジスタは配置され、前記電力トランジスタは前記第2スリープ信号を受取るよう動作し、前記回路の前記部分上の電圧差が減少し、前記回路の前記部分が前記第2スリープ信号に応答して電力ダウンされるように、前記第2スリープ信号に応答してオフされるように動作する、回路。
- 請求項1記載の回路において、前記保持ラッチと前記トライステート可能素子は低漏れ電流素子を含む回路。
- 請求項1記載の回路において、複数個の保持ラッチを含む回路。
- 請求項1記載の回路において、前記回路はさらに前記保持ラッチと前記出力との間の出力素子と、前記出力素子の入力とデータ通信する駆動素子とを含み、
前記出力素子と前記駆動素子は前記第2スリープ信号の受信時に前記スリープモードに入るよう動作し、
前記駆動素子は、アサートされていない前記第2スリープ信号に応答して前記出力素子の入力を駆動するよう動作する、
回路。 - 請求項21記載の回路において、前記保持ラッチは循環ループを含み、前記駆動素子は前記ループの出力から遠隔の前記循環ループの部分とデータ通信する入力を有するトライステート・インバータである、回路。
- 請求項22記載の回路において、前記回路は、前記クロック信号を前記保持ラッチと前記トライステート・インバータへ分配するクロック信号分配装置をさらに含み、前記クロック信号分配装置は第1スリープ信号を受取るように動作する第1スリープ信号入力と第2スリープ信号を受取るように動作する第2スリープ信号入力とを含み、前記クロック分配装置はアサートされている前記第1スリープ信号とアサートされていない前記第2スリープ信号とに応答して所定のレベルで信号を出力し、アサートされている前記第1スリープ信号と前記第2スリープ信号に応答して電力ダウンされ、どちらもアサートされていない場合に応答して前記クロック信号を出力するよう動作し、
前記トライステート・インバータは前記所定レベルである前記クロック信号とアサートされていない前記第2スリープ信号に応答して動作して前記出力インバータを駆動する、回路。 - 請求項21記載の回路において、前記駆動素子はトライステート可能素子を含み、前記トライステート可能素子は、所定のレベルを有する前記トライステート可能素子により受取られたクロック信号に応答して、前記トライステート可能素子の一方が前記出力素子を駆動するよう動作するように、前記進行データ路に配置された前記トライステート可能素子へ反対にクロックされる、回路。
- 請求項24記載の回路において、前記回路は少なくとも1個の別なラッチを含み、前記ラッチの少なくとも2個はマスターラッチとスレーブラッチ、及び2個のリセット入力を含む、リセット・マスタースレーブ・フリップフロップを含み、前記2個のリセット入力の各々は前記2個の反対にクロックされたトライステート可能素子の各々を介して前記保持ラッチとデータ通信しており、前記保持ラッチは前記スレーブラッチを含み、前記保持ラッチは循環ループとトライステート可能素子を含み、前記トライステート可能素子はアサートされている前記第1スリープ信号に応答して前記リセット入力から前記循環ループを分離するよう動作する、回路。
- 回路の一部を電力ダウンしつつスリープモード時に回路内の信号値を記憶する方法において、前記方法は、
前記クロック信号を少なくとも1個のラッチのクロック入力に分配する段階であって、前記データ入力で受取った信号値が前記少なくとも1個のラッチにクロック入力され、進行データ路に沿って前記データ出力に渡されるように、前記少なくとも1個のラッチはデータ入力とデータ出力との間に配置され、前記少なくとも1個のラッチの内の少なくとも1個は前記スリープモード時に信号値を保持するよう動作する保持ラッチである前記分配する段階と、を含み、
第1スリープ信号に応答して、
前記進行データ路と前記保持ラッチとの間に配置したトライステート可能素子を使用して前記進行データ路から前記保持ラッチを分離する段階と、
第2スリープ信号に応答して、
前記回路の前記部分が電力ダウンするように、前記回路の前記部分上の電圧差を減少する段階と、
前記保持ラッチと前記トライステート可能素子上の電圧差を保持する段階と、を含む、
回路の一部を電力ダウンしつつスリープモード時に回路内の信号値を記憶する方法。 - 回路の一部を電力ダウンしつつ信号値を保持する回路において、
クロック信号を受取るよう動作するクロック信号入力と、
前記クロック信号によりクロックされるデータを保持する装置と、を含み、前記装置は、
信号値がデータ入力から通過し、保持装置にクロックされ、前記進行データ路に沿ってデータ出力へ通過するような進行データ路と、
スリープモード時に信号値を保持するよう動作する前記保持装置と、
第1スリープ信号の受信に応答して前記進行データ路から前記保持装置を選択的に分離するトライステート可能装置であって、前記進行データ路と前記保持装置との間に配置されている前記トライステート可能素子と、を含み、
第2スリープ信号の受信に応答して、前記第2スリープ信号は前記第1スリープ信号の後に受信され、前記回路の前記部分が電力ダウンされ、前記保持装置と前記トライステート可能装置上の電圧差を保持するよう前記回路の前記部分上の電圧差が減少されるように前記回路が前記スリープモードに入るよう動作する、
回路の一部を電力ダウンしつつ信号値を保持する回路。
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