JPS59133627A - マイクロコンピユ−タの入出力回路 - Google Patents
マイクロコンピユ−タの入出力回路Info
- Publication number
- JPS59133627A JPS59133627A JP58007941A JP794183A JPS59133627A JP S59133627 A JPS59133627 A JP S59133627A JP 58007941 A JP58007941 A JP 58007941A JP 794183 A JP794183 A JP 794183A JP S59133627 A JPS59133627 A JP S59133627A
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- JP
- Japan
- Prior art keywords
- output
- input
- signal
- data
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、１イクロコンピ瓢−夕の入出力回路の、入出
力のモード指定に関する。
力のモード指定に関する。
従来、入出力のモード指定として、第１図に示すような
ものが用いられている。これらの回路の動作をＭＯ８型
トランジスタを例にとって説明する。第１図において、
１は１ビツトの入出力回路、２は入出力端子、３はＰ型
ＭＯＥ＋）ランジスタを使ったプルアップ抵抗、４はＰ
型ＭＯ８）ランジスタ、５はＮ型Ｍｏｓト＝ンジスタで
あり、４と５で出力ドライバを構成する。６は出力モー
ド信号、７は出力ラッチ信号、８は出力データをラッチ
する第１の７リツプ７０ツブ、９は入力ゲート、１０は
第１の７リツプフロツプのクロックに接続されているデ
ータ出方の夕・、イミング信号、１１はデータ入力のタ
イミング信号で、９のクロツクに入力されている。１２
−１〜１２−ｎはマイクロコンピュータの双方向内部バ
ス、１４はセットリセット型のフリップフロップであり
、１３のリセット信号でリセットされ１０のタイミング
信号でセットされ、６と４，５のトランジスタを制御す
る。
ものが用いられている。これらの回路の動作をＭＯ８型
トランジスタを例にとって説明する。第１図において、
１は１ビツトの入出力回路、２は入出力端子、３はＰ型
ＭＯＥ＋）ランジスタを使ったプルアップ抵抗、４はＰ
型ＭＯ８）ランジスタ、５はＮ型Ｍｏｓト＝ンジスタで
あり、４と５で出力ドライバを構成する。６は出力モー
ド信号、７は出力ラッチ信号、８は出力データをラッチ
する第１の７リツプ７０ツブ、９は入力ゲート、１０は
第１の７リツプフロツプのクロックに接続されているデ
ータ出方の夕・、イミング信号、１１はデータ入力のタ
イミング信号で、９のクロツクに入力されている。１２
−１〜１２−ｎはマイクロコンピュータの双方向内部バ
ス、１４はセットリセット型のフリップフロップであり
、１３のリセット信号でリセットされ１０のタイミング
信号でセットされ、６と４，５のトランジスタを制御す
る。
第１図の回路に於て、入出力のモード指定の方法は、リ
セット信号により入力モードを指定し、出力命令を実行
することにより、１３のソリツブフロップの出力である
、６の出力モード信号がセットされ１の入出力回路が、
ｎビット同時に出力信号となる。
セット信号により入力モードを指定し、出力命令を実行
することにより、１３のソリツブフロップの出力である
、６の出力モード信号がセットされ１の入出力回路が、
ｎビット同時に出力信号となる。
この場合、ｎビットの入出力ボートのうち、特定のｎビ
ットのみを出力モードに指定し、残りのビットは入力モ
ードのままにしておくような利用は不可能であった。
ットのみを出力モードに指定し、残りのビットは入力モ
ードのままにしておくような利用は不可能であった。
本発明の目的は、上記欠点を除去したマイクロコンビエ
ータの入出力回路の、入出力モードの指定を、特定のビ
ット毎に可能とし、かつ、命令数を増加することなく実
現する回路を提供することにある。
ータの入出力回路の、入出力モードの指定を、特定のビ
ット毎に可能とし、かつ、命令数を増加することなく実
現する回路を提供することにある。
本発明の構成について述べると、出力データをラッチし
ておく第１のフリップフロップと、入出力モードを指定
する第２のフリップフロップ、出力ドライバー、プルア
ップ抵抗、入力ゲート、入出力端子をもつ１ビツトの入
出力回路が、４ビツト構成され、リセット後の最初の出
力命令で、入出力モードを指定する第２のソリツブフロ
ップにデータを書き込み、入出力回路をビット毎に、入
出力のモード指定を行い、以後の出力命令で、第２のソ
リツブフロップにデータをラッチし、入出力端子より出
力データを取り出す構成としたマイクロコンピュータの
入出力回路である。
ておく第１のフリップフロップと、入出力モードを指定
する第２のフリップフロップ、出力ドライバー、プルア
ップ抵抗、入力ゲート、入出力端子をもつ１ビツトの入
出力回路が、４ビツト構成され、リセット後の最初の出
力命令で、入出力モードを指定する第２のソリツブフロ
ップにデータを書き込み、入出力回路をビット毎に、入
出力のモード指定を行い、以後の出力命令で、第２のソ
リツブフロップにデータをラッチし、入出力端子より出
力データを取り出す構成としたマイクロコンピュータの
入出力回路である。
以下本発明を実施例により図面を参照して説明する。
第２図は本発明の実施例である。第２図に於て１は１ビ
ツトの入出力回路、２は入出力端子、３はＰ型ＭＯ８）
ランジスタを使ったプルアンプ抵抗、４はＰ型ＭＯ８）
ランジスタ、５はＮ型ＭＯＳトランジスタであり、４と
５で出力ドライバーを構成する。８は出力データをラッ
チする第１のフリップフロップであり７はその出力信号
である。１５は入出力モードをラッチする第２の７リツ
プフロツプであり、１６はその入出力モード信号である
。９は入力ゲート、１０は出力命令に同期したタイミン
グ信号、１１は入力命令に同期したタイミング信号、１
６はリセット信号である。
ツトの入出力回路、２は入出力端子、３はＰ型ＭＯ８）
ランジスタを使ったプルアンプ抵抗、４はＰ型ＭＯ８）
ランジスタ、５はＮ型ＭＯＳトランジスタであり、４と
５で出力ドライバーを構成する。８は出力データをラッ
チする第１のフリップフロップであり７はその出力信号
である。１５は入出力モードをラッチする第２の７リツ
プフロツプであり、１６はその入出力モード信号である
。９は入力ゲート、１０は出力命令に同期したタイミン
グ信号、１１は入力命令に同期したタイミング信号、１
６はリセット信号である。
１７は、第３の７リツプフロツプであり、１３のリセッ
ト信号でリセットされ、１０のタイミング信号の立下り
でセットするＤ型フリップフロップである。
ト信号でリセットされ、１０のタイミング信号の立下り
でセットするＤ型フリップフロップである。
１２−１から１２−ｎは双方向の内部バスである本回路
の動作は、リセット信号で１７の第３のフリップフロッ
プがリセットされ１．１０のタイミング信号は、１９の
ＡＮＤゲートを通って、１５の第２のフリップフロッグ
のクロック入力に供給される。この場合、１２−１から
１２＝ｒＬのｎビットの内部バスのデータは第２のフリ
ップフロップにラッチされ、入出力モード指定のデータ
となる。１６の入出力モード信号が′ＨＩＧＨ”レベル
の場合、３のトランジスタがオフし、４と５の出力ドラ
イバーが、８の第１の７リツプフロツプの信号に従って
オンし、出力モードとなる。また、１６の入出力モード
信号が”ＬＯＷ”レベルの場合、プルアップ抵抗として
の３のトランジスタがオンし、４と５のトランジスタが
両方ともオフし、入力モードとなる。
の動作は、リセット信号で１７の第３のフリップフロッ
プがリセットされ１．１０のタイミング信号は、１９の
ＡＮＤゲートを通って、１５の第２のフリップフロッグ
のクロック入力に供給される。この場合、１２−１から
１２＝ｒＬのｎビットの内部バスのデータは第２のフリ
ップフロップにラッチされ、入出力モード指定のデータ
となる。１６の入出力モード信号が′ＨＩＧＨ”レベル
の場合、３のトランジスタがオフし、４と５の出力ドラ
イバーが、８の第１の７リツプフロツプの信号に従って
オンし、出力モードとなる。また、１６の入出力モード
信号が”ＬＯＷ”レベルの場合、プルアップ抵抗として
の３のトランジスタがオンし、４と５のトランジスタが
両方ともオフし、入力モードとなる。
また、１０のタイミング信号は第３のフリップフロップ
のクロック入力にも供給され、１０のタイミング信号の
立下りで１７の第３の７リツプフロツプがセットされ、
以後、１０のタイミング信号は、１８のＡＮＤゲートを
通って８の第１の７リツプフロツプのクロック入力に供
給される。
のクロック入力にも供給され、１０のタイミング信号の
立下りで１７の第３の７リツプフロツプがセットされ、
以後、１０のタイミング信号は、１８のＡＮＤゲートを
通って８の第１の７リツプフロツプのクロック入力に供
給される。
この場合、２０−１から２０−ｎのｎビットの内部バス
のデータは、８の第１のフリップフロッグにラッチされ
、出力データ信号となる。
のデータは、８の第１のフリップフロッグにラッチされ
、出力データ信号となる。
また、入力命令は、通常に行なわれ、２の入出力端子の
信号は、１１のタイミング信号に同期して９の入力ゲー
トを通って、２０−１から２０〜ルの内部バスに供給さ
れる。
信号は、１１のタイミング信号に同期して９の入力ゲー
トを通って、２０−１から２０〜ルの内部バスに供給さ
れる。
この様に、入出力モードを指定する第２のフリップフロ
ップと、リセット信号によりセットされ、出力命令の実
行後、セットされる第３のフリップフロップを追加し、
第６のフリップフロップの出力信号で、内部バスのデー
タを出力データをラッチする第１の７リツプフ四ツブに
ラッチするか、もしくは入出力モードを指定する第２の
７リツプフロツプにラッチするかを切り換えて使うこと
により、ｎビット人出力回路の特定のビットを入力、又
は出力として指定して使うことができる。
ップと、リセット信号によりセットされ、出力命令の実
行後、セットされる第３のフリップフロップを追加し、
第６のフリップフロップの出力信号で、内部バスのデー
タを出力データをラッチする第１の７リツプフ四ツブに
ラッチするか、もしくは入出力モードを指定する第２の
７リツプフロツプにラッチするかを切り換えて使うこと
により、ｎビット人出力回路の特定のビットを入力、又
は出力として指定して使うことができる。
また、３のトランジスタは、プルダウン抵抗と置き換え
ることが可能である。
ることが可能である。
以上、説明した様に、入出力ボートをもつマイクロコン
ビニータの入出力端子を、プログラムで１ビツト毎に入
力又は出力に指定することができ、かつ命令数を増やす
ことなく、実現できるという利点がある。
ビニータの入出力端子を、プログラムで１ビツト毎に入
力又は出力に指定することができ、かつ命令数を増やす
ことなく、実現できるという利点がある。
第１図は従来の入出力回路例の回路図であり、第２図は
本発明の実施例の回路図である。 なお、図面に使用した符号はそれぞれ以下のものを示す
。 １・・・・・・入出力回路 ２・・・・・・入出力端子 ３・・・・・・プルアップ抵抗 ４．５・・・・・・出力ドライバー ８・・・・・・第１のフリップフロップ１５・・・・・
・第２の７リツプフロツプ１７・・・・・・第３の７リ
ツプフロツプ１０・・・・・・出力命令に同期したタイ
ミング信号１６・・・・・・リセット信号 以 上 出願人 株式会社諏訪精工舎 ｒ
−−−−−−−７駕 徽
本発明の実施例の回路図である。 なお、図面に使用した符号はそれぞれ以下のものを示す
。 １・・・・・・入出力回路 ２・・・・・・入出力端子 ３・・・・・・プルアップ抵抗 ４．５・・・・・・出力ドライバー ８・・・・・・第１のフリップフロップ１５・・・・・
・第２の７リツプフロツプ１７・・・・・・第３の７リ
ツプフロツプ１０・・・・・・出力命令に同期したタイ
ミング信号１６・・・・・・リセット信号 以 上 出願人 株式会社諏訪精工舎 ｒ
−−−−−−−７駕 徽
Claims (1)
- 同時にルビット入出力できるマイクロコンビエータの入
出力回路に於て、出力データをラッチしておく第１の７
リツプフｐツブと、入力及び出力の状態をラッチしてお
くば２の７リツプフ四ツブ、出力ドライバー、プルアッ
プ用のトランジスタ、入力ゲート回路を有する１ピツト
の入出力回路をルビット有し、リセット信号によりりセ
ットされ、最初の出力命令の立下りでセットされる第３
のフリップフロップの出力信号゛で、第１と第２のフリ
ップフロップのクロック入力信号を切り替え１マイクロ
コンピユータのリセット後、最初の出力命令で、前記第
２のフリップフロップにデータを書き込み、前記ルビッ
トの′入出力回路を独立して、入力又は出力と指定し２
回目以降の出力命令で、第１のフリップフロップにデー
タを出方して使うことを特徴としたマイクロコンピュー
タの入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007941A JPS59133627A (ja) | 1983-01-20 | 1983-01-20 | マイクロコンピユ−タの入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007941A JPS59133627A (ja) | 1983-01-20 | 1983-01-20 | マイクロコンピユ−タの入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59133627A true JPS59133627A (ja) | 1984-08-01 |
Family
ID=11679529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58007941A Pending JPS59133627A (ja) | 1983-01-20 | 1983-01-20 | マイクロコンピユ−タの入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59133627A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0162932A2 (en) * | 1983-04-26 | 1985-12-04 | Nec Corporation | Data processing system with output switching circuit |
| JPS62239259A (ja) * | 1986-04-09 | 1987-10-20 | Nec Corp | マイクロコンピユ−タ |
| JPH02141853A (ja) * | 1988-11-22 | 1990-05-31 | Nec Corp | 入出力回路 |
-
1983
- 1983-01-20 JP JP58007941A patent/JPS59133627A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0162932A2 (en) * | 1983-04-26 | 1985-12-04 | Nec Corporation | Data processing system with output switching circuit |
| JPS62239259A (ja) * | 1986-04-09 | 1987-10-20 | Nec Corp | マイクロコンピユ−タ |
| JPH02141853A (ja) * | 1988-11-22 | 1990-05-31 | Nec Corp | 入出力回路 |
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