JPH05241697A - インターフェイス回路 - Google Patents
インターフェイス回路Info
- Publication number
- JPH05241697A JPH05241697A JP4265392A JP4265392A JPH05241697A JP H05241697 A JPH05241697 A JP H05241697A JP 4265392 A JP4265392 A JP 4265392A JP 4265392 A JP4265392 A JP 4265392A JP H05241697 A JPH05241697 A JP H05241697A
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- JP
- Japan
- Prior art keywords
- data
- signal
- circuit
- control signal
- latch
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- Pending
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Abstract
(57)【要約】
【目的】内部同期クロックの供給されないインターフェ
イス回路において、ライト信号のみでデータ信号のデー
タを制御信号として送り出すこと。 【構成】ラッチ回路１において、ライト信号４の立上り
からデータバス３１〜３Ｎのデータがラッチされる時間
より、ライト信号４の立上りからデータバス２１〜２Ｎ
のデータがラッチされる時間を長くする様な制御信号６
を出力する。これにより、内部同期クロック無しに正確
にデータバス３１〜３Ｎ上のデータを制御信号７として
出力する事ができる。
イス回路において、ライト信号のみでデータ信号のデー
タを制御信号として送り出すこと。 【構成】ラッチ回路１において、ライト信号４の立上り
からデータバス３１〜３Ｎのデータがラッチされる時間
より、ライト信号４の立上りからデータバス２１〜２Ｎ
のデータがラッチされる時間を長くする様な制御信号６
を出力する。これにより、内部同期クロック無しに正確
にデータバス３１〜３Ｎ上のデータを制御信号７として
出力する事ができる。
Description
【０００１】
【産業上の利用分野】本発明はインターフェイス回路に
関し、特に内部同期クロックの供給が不要なインターフ
ェイス回路に関する。
関し、特に内部同期クロックの供給が不要なインターフ
ェイス回路に関する。
【０００２】
【従来の技術】従来のインターフェイス回路は、図４に
示すように、データ信号３のデータをライト信号４に同
期してラッチするラッチ回路と、ラッチ回路１にてラッ
チされたデータ信号５を内部同期クロック８に同期して
デコードし、制御信号６を出力し、デコードした結果を
制御信号７として出力する制御回路２とを有する。
示すように、データ信号３のデータをライト信号４に同
期してラッチするラッチ回路と、ラッチ回路１にてラッ
チされたデータ信号５を内部同期クロック８に同期して
デコードし、制御信号６を出力し、デコードした結果を
制御信号７として出力する制御回路２とを有する。
【０００３】従来のインターフェイス回路における回路
図を図５に、タイミング図を図６に示す。
図を図５に、タイミング図を図６に示す。
【０００４】図５において、図１のラッチ回路１と、制
御回路２と、データ信号３に相当するＮ本のデータ信号
３１〜３Ｎと、ライト信号４と、内部同期クロック８
と、制御信号７とが示されている。
御回路２と、データ信号３に相当するＮ本のデータ信号
３１〜３Ｎと、ライト信号４と、内部同期クロック８
と、制御信号７とが示されている。
【０００５】ここで、ラッチ回路１は、Ｎ個のデータラ
ッチ回路１１〜１Ｎと、制御回路９とを有する。制御回
路９は、フリップフロップ９０と、２個の容量９４と、
３個のインバータ９３と、４個のＮＡＮＤゲート９２
と、２個のＮＯＲゲートとを有する。
ッチ回路１１〜１Ｎと、制御回路９とを有する。制御回
路９は、フリップフロップ９０と、２個の容量９４と、
３個のインバータ９３と、４個のＮＡＮＤゲート９２
と、２個のＮＯＲゲートとを有する。
【０００６】制御回路２は、デコーダ２５と、データラ
ッチ回路２１〜２Ｎとを有する。
ッチ回路２１〜２Ｎとを有する。
【０００７】図６において、図４，５のデータ信号３
Ｎ，ライト信号４，データ信号５Ｎ，内部同期クロック
８，制御信号６，制御信号７の各波形が示されている。
Ｎ，ライト信号４，データ信号５Ｎ，内部同期クロック
８，制御信号６，制御信号７の各波形が示されている。
【０００８】ラッチ回路６において、外部からのライト
信号４の立上りに同期してデータ信号３１〜３Ｎのデー
タが立下りデータラッチ回路１１〜１Ｎにラッチされ、
データ信号５１〜５Ｎにラッチされたデータが出力され
る。さらに、制御回路９にて、ライト信号の立上りか
ら、内部同期クロック８の立下りまでの間、制御信号６
が“Ｈ”となる。この制御信号６を制御回路２で受け
て、データ信号５１〜５Ｎのデータが立下りデータラッ
チ回路２１〜２Ｎにラッチされる。立下りデータラッチ
回路２１〜２Ｎにてラッチされたデータをデコーダ２５
にてデコードし、その結果により制御信号７を出力す
る。すなわち、データ信号３１〜３Ｎのデータにより制
御信号７を出力することが可能なインターフェイス回路
である。
信号４の立上りに同期してデータ信号３１〜３Ｎのデー
タが立下りデータラッチ回路１１〜１Ｎにラッチされ、
データ信号５１〜５Ｎにラッチされたデータが出力され
る。さらに、制御回路９にて、ライト信号の立上りか
ら、内部同期クロック８の立下りまでの間、制御信号６
が“Ｈ”となる。この制御信号６を制御回路２で受け
て、データ信号５１〜５Ｎのデータが立下りデータラッ
チ回路２１〜２Ｎにラッチされる。立下りデータラッチ
回路２１〜２Ｎにてラッチされたデータをデコーダ２５
にてデコードし、その結果により制御信号７を出力す
る。すなわち、データ信号３１〜３Ｎのデータにより制
御信号７を出力することが可能なインターフェイス回路
である。
【０００９】
【発明が解決しようとする課題】従来のインターフェイ
ス回路では、待機状態時等に消費電力を低減させる目的
で内部同期クロック８が供給されない場合、デコーダ信
号３のデータをラッチし、ラッチされた出力をデコード
し、デコードした出力を制御信号７として出力できない
という問題点があった。
ス回路では、待機状態時等に消費電力を低減させる目的
で内部同期クロック８が供給されない場合、デコーダ信
号３のデータをラッチし、ラッチされた出力をデコード
し、デコードした出力を制御信号７として出力できない
という問題点があった。
【００１０】本発明の目的は、前記問題点を解決し、内
部同期クロックが供給されない場合でも、制御信号を出
力できるようにしたインターフェイス回路を提供するこ
とにある。
部同期クロックが供給されない場合でも、制御信号を出
力できるようにしたインターフェイス回路を提供するこ
とにある。
【００１１】
【課題を解決するための手段】本発明のインターフェイ
ス回路の構成は、第１のデータ信号とライト信号を入力
端子として持ち、前記ライト信号により前記第１のデー
タ信号のデータをラッチし、前記第１のデータをラッチ
し終ると第２のデータ信号及び第１の制御信号を出力す
るラッチ回路と、前記第２のデータ信号と前記第１の制
御信号を入力とし、前記第２のデータ信号のデータを前
記第１の制御信号に同期してラッチし、ラッチした出力
をデコードし、デコードした出力を第２の制御信号とす
る制御回路とを備えた事を特徴とする。
ス回路の構成は、第１のデータ信号とライト信号を入力
端子として持ち、前記ライト信号により前記第１のデー
タ信号のデータをラッチし、前記第１のデータをラッチ
し終ると第２のデータ信号及び第１の制御信号を出力す
るラッチ回路と、前記第２のデータ信号と前記第１の制
御信号を入力とし、前記第２のデータ信号のデータを前
記第１の制御信号に同期してラッチし、ラッチした出力
をデコードし、デコードした出力を第２の制御信号とす
る制御回路とを備えた事を特徴とする。
【００１２】
【実施例】図１は本発明の第１の実施例のインターフェ
イス回路を示すブロック図である。図２は図１の具体的
回路図、図３は図２の動作を示すタイミング図である。
イス回路を示すブロック図である。図２は図１の具体的
回路図、図３は図２の動作を示すタイミング図である。
【００１３】図１において、本実施例のインターフェイ
ス回路は、データ信号３，ライト信号４を入力とするラ
ッチ回路１と、このラッチ回路のデータ信号５，制御信
号６を入力とし、制御信号７を出力とする制御回路２と
を備えている。ここで、図１のラッチ回路１は、図２に
示すように、立上りデータラッチ回路１１〜１Ｎと、制
御回路９とを備え、図２の制御回路２はデコーダ２５と
立下りデータラッチ回路２１〜２Ｎとを備えている。
ス回路は、データ信号３，ライト信号４を入力とするラ
ッチ回路１と、このラッチ回路のデータ信号５，制御信
号６を入力とし、制御信号７を出力とする制御回路２と
を備えている。ここで、図１のラッチ回路１は、図２に
示すように、立上りデータラッチ回路１１〜１Ｎと、制
御回路９とを備え、図２の制御回路２はデコーダ２５と
立下りデータラッチ回路２１〜２Ｎとを備えている。
【００１４】ここで、制御回路９は、２個の容量９７
と、１個のインバータ９６と、１個のＮＡＮＤゲート９
５とを有する。また、図１のデータ信号３としては、デ
ータ信号３１〜３Ｎが対応している。
と、１個のインバータ９６と、１個のＮＡＮＤゲート９
５とを有する。また、図１のデータ信号３としては、デ
ータ信号３１〜３Ｎが対応している。
【００１５】図３において、図２のデータ信号３Ｎ，ラ
イト信号４，データ信号５Ｎ，制御信号６，制御信号７
の各波形が示されている。
イト信号４，データ信号５Ｎ，制御信号６，制御信号７
の各波形が示されている。
【００１６】ラッチ回路１においてライト信号４の立上
りに同期して、立上りデータラッチ回路１１〜１Ｎにデ
ータ信号３１〜３Ｎのデータがラッチされ、データ信号
５１〜５Ｎにラッチされたデータが出力される。さら
に、制御回路９にてライト信号４の立上りから、時間ｔ
2 だけ遅れて（図３）制御信号６が“Ｈ”→“Ｌ”とな
る。
りに同期して、立上りデータラッチ回路１１〜１Ｎにデ
ータ信号３１〜３Ｎのデータがラッチされ、データ信号
５１〜５Ｎにラッチされたデータが出力される。さら
に、制御回路９にてライト信号４の立上りから、時間ｔ
2 だけ遅れて（図３）制御信号６が“Ｈ”→“Ｌ”とな
る。
【００１７】制御回路２にて、制御信号６に同期して立
下りデータラッチ回路２１〜２Ｎにデータ信号５１〜５
Ｎのデータをラッチする。さらに、このラッチされたデ
ータをデコーダ２５にてデコードし、その結果により制
御信号７を出力する。
下りデータラッチ回路２１〜２Ｎにデータ信号５１〜５
Ｎのデータをラッチする。さらに、このラッチされたデ
ータをデコーダ２５にてデコードし、その結果により制
御信号７を出力する。
【００１８】今、ライト信号の立上りから、制御信号６
の立下りまでの時間ｔ2 がライト信号４の立上りから、
データ信号５１〜５Ｎのデータが安定するまでの時間ｔ
1 より十分長いとすれば、データ信号３１〜３Ｎのデー
タをライト信号４のみで読込み、制御信号７として伝え
る事ができる。
の立下りまでの時間ｔ2 がライト信号４の立上りから、
データ信号５１〜５Ｎのデータが安定するまでの時間ｔ
1 より十分長いとすれば、データ信号３１〜３Ｎのデー
タをライト信号４のみで読込み、制御信号７として伝え
る事ができる。
【００１９】図７は本発明の第２の実施例のインターフ
ェイス回路を示す回路図である。図８は図７の動作を示
すタイミング図である。
ェイス回路を示す回路図である。図８は図７の動作を示
すタイミング図である。
【００２０】図７において、本実施例は、図１のラッチ
回路１に相当する部分が、立上りデータラッチ回路１１
〜１Ｎと、２個の容量と１個のインバータと１個のＮＡ
ＮＤゲートとからなる制御回路９とを備えている。制御
回路２は、立下りデータラッチ回路２１〜２Ｎと、デコ
ーダ２５とを備えている。
回路１に相当する部分が、立上りデータラッチ回路１１
〜１Ｎと、２個の容量と１個のインバータと１個のＮＡ
ＮＤゲートとからなる制御回路９とを備えている。制御
回路２は、立下りデータラッチ回路２１〜２Ｎと、デコ
ーダ２５とを備えている。
【００２１】図８において、図８のデータ信号３，ライ
ト信号４，データ信号５１，制御信号６，制御信号７の
各波形が示されている。
ト信号４，データ信号５１，制御信号６，制御信号７の
各波形が示されている。
【００２２】ラッチ回路１において、ライト信号４の立
上りに同期して、立上りデータラッチ回路１１〜１Ｎに
データ信号３のデータが順次ラッチされ、データ信号５
１〜５Ｎにラッチされたデータが出力される。さらに制
御回路９にてライト信号４の立上りから、時間ｔ2 遅れ
て制御信号６が“Ｈ”→“Ｌ”になる。
上りに同期して、立上りデータラッチ回路１１〜１Ｎに
データ信号３のデータが順次ラッチされ、データ信号５
１〜５Ｎにラッチされたデータが出力される。さらに制
御回路９にてライト信号４の立上りから、時間ｔ2 遅れ
て制御信号６が“Ｈ”→“Ｌ”になる。
【００２３】制御回路２にて、制御信号６に同期して立
下りデータラッチ回路２１〜２Ｎにデータ信号５１〜５
Ｎのデータをラッチする。さらに、このラッチされたデ
ータをデコーダ２５にてデコードし、その結果により制
御信号７を出力する。
下りデータラッチ回路２１〜２Ｎにデータ信号５１〜５
Ｎのデータをラッチする。さらに、このラッチされたデ
ータをデコーダ２５にてデコードし、その結果により制
御信号７を出力する。
【００２４】今、ライト信号４の立上りから、制御信号
６の立下りまでの時間ｔ2 がライト信号４の立上りか
ら、データ信号５１〜５Ｎのデータが安定するまでの時
間ｔ1より十分長ければ、データ信号３のデータをライ
ト信号４のみで読込み、制御信号７として伝える事がで
きる。
６の立下りまでの時間ｔ2 がライト信号４の立上りか
ら、データ信号５１〜５Ｎのデータが安定するまでの時
間ｔ1より十分長ければ、データ信号３のデータをライ
ト信号４のみで読込み、制御信号７として伝える事がで
きる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
外部からのライト信号によりデータ信号のデータをラッ
チするのにかかる時間より、そのラッチされたデータを
さらにラッチするのにかかる時間の十分長い制御信号を
つくる事により、待機状態時等に消費電力を低減させる
目的で内部同期クロックが供給されなくても、データ信
号上のデータを正確に読み込めるという効果がある。
外部からのライト信号によりデータ信号のデータをラッ
チするのにかかる時間より、そのラッチされたデータを
さらにラッチするのにかかる時間の十分長い制御信号を
つくる事により、待機状態時等に消費電力を低減させる
目的で内部同期クロックが供給されなくても、データ信
号上のデータを正確に読み込めるという効果がある。
【図１】本発明の第１の実施例のインターフェイス回路
のブロック図である。
のブロック図である。
【図２】図１の第１の実施例の回路図である。
【図３】図２に示したインターフェイス回路のタイミン
グ図である。
グ図である。
【図４】従来のインターフェイス回路のブロック図であ
る。
る。
【図５】図４の従来例の回路図である。
【図６】図５に示したインターフェイス回路のタイミン
グ図である。
グ図である。
【図７】本発明の第２の実施例のインターフェイス回路
の回路図である。
の回路図である。
【図８】図７の第２の実施例のタイミング図である。
１ ラッチ回路 １１〜１Ｎ 立上りデータラッチ回路 ２ 制御回路 ２１〜２Ｎ 立下りデータラッチ回路 ２５ デコーダ ３ データ信号 ３１〜３Ｎ データ信号 ４ ライト信号 ５ データ信号 ５１〜５Ｎ データ信号 ６ 制御信号 ７ 制御信号 ８ 内部同期クロック ９ 制御回路
Claims (2)
- 【請求項１】 第１のデータ信号とライト信号を入力端
子として持ち、前記ライト信号により前記第１のデータ
信号のデータをラッチし、前記第１のデータをラッチし
終ると第２のデータ信号及び第１の制御信号を出力する
ラッチ回路と、前記第２のデータ信号と前記第１の制御
信号を入力とし、前記第２のデータ信号のデータを前記
第１の制御信号に同期してラッチし、ラッチした出力を
デコードし、デコードした出力を第２の制御信号とする
制御回路とを備えた事を特徴とするインターフェイス回
路。 - 【請求項２】 ラッチ回路が複数のＤ型フリップフロッ
プを有する請求項１記載のインターフェイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4265392A JPH05241697A (ja) | 1992-02-28 | 1992-02-28 | インターフェイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4265392A JPH05241697A (ja) | 1992-02-28 | 1992-02-28 | インターフェイス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05241697A true JPH05241697A (ja) | 1993-09-21 |
Family
ID=12641974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4265392A Pending JPH05241697A (ja) | 1992-02-28 | 1992-02-28 | インターフェイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05241697A (ja) |
-
1992
- 1992-02-28 JP JP4265392A patent/JPH05241697A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000111 |