JPS63137339A - ロジツクアレ−制御回路 - Google Patents
ロジツクアレ−制御回路Info
- Publication number
- JPS63137339A JPS63137339A JP28471986A JP28471986A JPS63137339A JP S63137339 A JPS63137339 A JP S63137339A JP 28471986 A JP28471986 A JP 28471986A JP 28471986 A JP28471986 A JP 28471986A JP S63137339 A JPS63137339 A JP S63137339A
- Authority
- JP
- Japan
- Prior art keywords
- delay line
- pal
- control circuit
- memory
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 108010085505 PAL-12 Proteins 0.000 abstract description 6
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロプロセッサを応用した機器のメモリ
や入出力装置の制御回路等に利用するロジックアレー制
御回路に関する。
や入出力装置の制御回路等に利用するロジックアレー制
御回路に関する。
従来の技術
第３図は、従来のメモリを複数のチャネルが共有して、
非同期に動作するようなハードウェアのブロック図、第
４図は、上記回路が制御するメモリ部分のタイミングを
示す信号波形図である。
非同期に動作するようなハードウェアのブロック図、第
４図は、上記回路が制御するメモリ部分のタイミングを
示す信号波形図である。
第４図からもわかるように、メモリをアクセスするにも
Ｔ１〜Ｔ５のように、数多くの細かなタイミングを必要
とする。
Ｔ１〜Ｔ５のように、数多くの細かなタイミングを必要
とする。
従来この種の制御回路３の多くは、微小なタイミングを
発生する機構として、Ｎ進のカウンタやＭ進のシフトレ
ジスタが使用され、それの出力ラインを制御回路３に接
続し、きめ細かなタイミングを生成していた。
発生する機構として、Ｎ進のカウンタやＭ進のシフトレ
ジスタが使用され、それの出力ラインを制御回路３に接
続し、きめ細かなタイミングを生成していた。
近年では、この制御回路３をコンパクトに作るために、
プログラマブル・ロジック・アレーが利用されることが
多くなっている。
プログラマブル・ロジック・アレーが利用されることが
多くなっている。
発明が解決しようとする問題点
プログラマブル・ロジック・アレー（以下ＰＡＬと略す
）は一般に、ＡＮＤ、ＯＪ フリップフロップゲート
群が同一パッケージ内に集積されたもので、ＥＦＲＯＭ
（消去、プログラム可能なリードオンリメモリ）のよ
うにフィールドでプログラムが可能なＩＣである。
）は一般に、ＡＮＤ、ＯＪ フリップフロップゲート
群が同一パッケージ内に集積されたもので、ＥＦＲＯＭ
（消去、プログラム可能なリードオンリメモリ）のよ
うにフィールドでプログラムが可能なＩＣである。
しかしながら、このＰＡＬ内のフリップフ口ツプを使用
して、タイミング発生回路を作成した場合、動作速度、
価格面で、ターゲットを高速制御することが困難であっ
た。
して、タイミング発生回路を作成した場合、動作速度、
価格面で、ターゲットを高速制御することが困難であっ
た。
本発明は上記従来の問題を解決するものであり、動作速
度が早く、安価な優れたロジックアレー制御回路を提供
することを目的とする。
度が早く、安価な優れたロジックアレー制御回路を提供
することを目的とする。
問題点を解決するための手段
本発明は、上記目的を達成するために、ＰＡＬ内の動作
速度の遅いフリップフロップ回路を使用する代りに、高
速動作が可能なディレーラインをタイミング発生器とし
て使用し、高速動作が可能なゲート部分に接続して、制
御回路を構成したものである。
速度の遅いフリップフロップ回路を使用する代りに、高
速動作が可能なディレーラインをタイミング発生器とし
て使用し、高速動作が可能なゲート部分に接続して、制
御回路を構成したものである。
作 用
本発明は上記構成により、専用のクロックを必要とせず
にターゲットを制御することができ、ディレーラインの
タップ変更により設計変更も容易となって回路の標準化
を図ることができることとなる。
にターゲットを制御することができ、ディレーラインの
タップ変更により設計変更も容易となって回路の標準化
を図ることができることとなる。
実施例
第１図は本発明の一実施例によるロジックアレー制御回
路のブロック図、第２図は同実施例の信号波形図である
。第１図、第２図において、 １１はディレーラインで
あり、入力端子（イ）および複数の出力端子を有し、そ
れぞれＦＡＴ、 （プログラマブルアレーロジック）１
２ に接続されている。
路のブロック図、第２図は同実施例の信号波形図である
。第１図、第２図において、 １１はディレーラインで
あり、入力端子（イ）および複数の出力端子を有し、そ
れぞれＦＡＴ、 （プログラマブルアレーロジック）１
２ に接続されている。
通常、メモリをコントロールするためには、ターゲット
のメモリと、そのメモリを駆動するための制御信号の時
間関係を決定し、次にそれを生成するための基本クロッ
クを決める必要がある。メモリをコントロールするため
のタイミング生成部を本発明に応用した場合の動作を説
明する。
のメモリと、そのメモリを駆動するための制御信号の時
間関係を決定し、次にそれを生成するための基本クロッ
クを決める必要がある。メモリをコントロールするため
のタイミング生成部を本発明に応用した場合の動作を説
明する。
ここでＰＡＬ、１２の入力端子（／−４（二外部回路か
らの信号が入力されると、出力端子（イ）に制御対象（
メモリ）の駆動を開始する信号が発生するようプログラ
ミングされている。
らの信号が入力されると、出力端子（イ）に制御対象（
メモリ）の駆動を開始する信号が発生するようプログラ
ミングされている。
ＰＡＬ１２にトリがとなる制御信号（ハ）が入力される
と、ＰＡＬ１２からメモリのアクセスを開始するディレ
ーラインへの入力信号（イ）が出力串れ、ディレーライ
ン１１の出力信号（ロ）にはタップ間のディレ一時間を
確保しながら、入力信号（イ）がそれぞれ遅延されてい
く。
と、ＰＡＬ１２からメモリのアクセスを開始するディレ
ーラインへの入力信号（イ）が出力串れ、ディレーライ
ン１１の出力信号（ロ）にはタップ間のディレ一時間を
確保しながら、入力信号（イ）がそれぞれ遅延されてい
く。
一方、ＰＡＬ１２にはディレーライン１１ の出力信号
（ロ）が接続されているため、この出力信号（ロ）を常
にモニタすることができ、制御対象をコントロールする
制御信号を生成することができる。また本実施例では高
速動作が困難なブリップフロップを組合せた外部カウン
タや同期カウンタを必要としないし、また、専用のクロ
ック発生回路も不要であり、低消費電力であるという利
点を有する。
（ロ）が接続されているため、この出力信号（ロ）を常
にモニタすることができ、制御対象をコントロールする
制御信号を生成することができる。また本実施例では高
速動作が困難なブリップフロップを組合せた外部カウン
タや同期カウンタを必要としないし、また、専用のクロ
ック発生回路も不要であり、低消費電力であるという利
点を有する。
発明の効果
本発明は上記実施例より明らかなように、プログラマブ
ルアレーロジック（ＰＡＬ）内の動作速度の遅いフリッ
プフロップ回路を使用する代りにディレーラインをタイ
ミング発生器として使用し、高速動作が可能なゲート部
分に接続して制御回路を構成したので、専用のクロック
を必要とせずにターゲットを制御することができ、ディ
レーラインのタップ変更により設計変更も容易となって
回路の標準化を図ることができ、全体としてコストダウ
ンを実現できるという効果を有する。
ルアレーロジック（ＰＡＬ）内の動作速度の遅いフリッ
プフロップ回路を使用する代りにディレーラインをタイ
ミング発生器として使用し、高速動作が可能なゲート部
分に接続して制御回路を構成したので、専用のクロック
を必要とせずにターゲットを制御することができ、ディ
レーラインのタップ変更により設計変更も容易となって
回路の標準化を図ることができ、全体としてコストダウ
ンを実現できるという効果を有する。
第１図は本発明の一実施例によるロジックアレー制御回
路のブロック図、第２図は同実施例の信号波形図、第３
図は従来例のメモリ非同期動作のブロック図、第４図は
同従来例の信号波形図である。 １１・・・ディレーライン、１２・・・ＰＡＬ、 （イ
）・・・ディレーラインへの入力信号、（ロ）・・・デ
ィレーラインからの出力信号、（ハ）・・・トリがとな
る制御信号、に）・・・ターゲットをコントロールする
信号。 代理人の氏名 弁理士 中 尾 敏 男 はか１名１１
ｍ 第２図 チルー吋閾Ｌｊ−９ 第３図 第４図
路のブロック図、第２図は同実施例の信号波形図、第３
図は従来例のメモリ非同期動作のブロック図、第４図は
同従来例の信号波形図である。 １１・・・ディレーライン、１２・・・ＰＡＬ、 （イ
）・・・ディレーラインへの入力信号、（ロ）・・・デ
ィレーラインからの出力信号、（ハ）・・・トリがとな
る制御信号、に）・・・ターゲットをコントロールする
信号。 代理人の氏名 弁理士 中 尾 敏 男 はか１名１１
ｍ 第２図 チルー吋閾Ｌｊ−９ 第３図 第４図
Claims (1)
- 電子回路のコントロール用としてトリガとなる信号をデ
ィレーラインに入力し、このディレーラインの複数の出
力タップをプログラマブルアレーロジックに接続して、
専用のクロックなしでターゲットを制御し、上記ディレ
ーラインのタップ変更により上記ターゲットに対応して
制御することを特徴とするロジックアレー制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28471986A JPS63137339A (ja) | 1986-11-28 | 1986-11-28 | ロジツクアレ−制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28471986A JPS63137339A (ja) | 1986-11-28 | 1986-11-28 | ロジツクアレ−制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63137339A true JPS63137339A (ja) | 1988-06-09 |
Family
ID=17682093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28471986A Pending JPS63137339A (ja) | 1986-11-28 | 1986-11-28 | ロジツクアレ−制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63137339A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5554946A (en) * | 1994-04-08 | 1996-09-10 | International Business Machines Corporation | Timing signal generator |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109337A (en) * | 1978-02-15 | 1979-08-27 | Nec Corp | Timing circuit |
| JPS6025754U (ja) * | 1983-07-26 | 1985-02-21 | 日東電工株式会社 | 防錆プレ−ト |
-
1986
- 1986-11-28 JP JP28471986A patent/JPS63137339A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109337A (en) * | 1978-02-15 | 1979-08-27 | Nec Corp | Timing circuit |
| JPS6025754U (ja) * | 1983-07-26 | 1985-02-21 | 日東電工株式会社 | 防錆プレ−ト |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5554946A (en) * | 1994-04-08 | 1996-09-10 | International Business Machines Corporation | Timing signal generator |
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