JPS642247B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は集積回路チツプに関し、特にクロツク
信号の前縁もしくは後縁のどちらか一方で入力デ
ータをセツトする形式の集積回路に関するもので
ある。

従来この種の集積回路チツプにおいては、供給
されたクロツク信号の前縁もしくは後縁のどちら
か一方で入力データをセツトする、いわゆるエツ
ジ・トリガ形のフリツプ・フロツプ回路が多く用
いられている。また１個の集積回路内に多数のフ
リツプ・フロツプ回路を内蔵している場合、クロ
ツク信号の負荷を軽減するため、一旦バツフア回
路に入力し、その出力を内部クロツク信号として
各フリツプ・フロツプ回路に分配する方式が用い
られている。この場合においても、各フリツプ・
フロツプは外部クロツク信号に対して、回路設計
上決定された前縁または後縁のどちらか一方にお
いて入力データをセツトするように動作する。こ
のような集積回路を用い、１相のクロツクに同期
して動作する論理回路装置においては、例えばデ
ータ処理、データ転送が１クロツク内で終了でき
ない箇所が部分的に生じ、その箇所に遅延させた
クロツクを供給する場合がある。その場合にはク
ロツクの反転信号（すなわち２分の１周期だけ遅
れた信号）を給供することがある。また論理回路
装置の一部が他の部分の２倍の速度で動作しなけ
ればならない場合、この部分には周期が２分の１
すなわち２倍の周波数をもつクロツク信号を供給
する必要がある。しかし２倍の周波数をもつクロ
ツク信号の分配は、装置が高性能になればなるほ
ど波形歪等の問題で困難になる。さらにいずれの
場合も、多種類のクロツク信号を発生し、それら
の位相関係を精度良く保ちながら各フリツプ・フ
ロツプ回路まで分配しなければならないという欠
点を有している。

したがつて本発明の目的は、前記のような集積
回路チツプにおいて、反転クロツクや２倍周波数
のクロツクの分配を不用とする集積回路を得よう
とするものである。

本発明は前記の目的を達成するため、外部クロ
ツク信号と共に制御信号を入力して、外部クロツ
ク信号からこれと時間的に特別の関係にある内部
クロツク信号を選択的に作つてこれを入力データ
をセツトする回路にクロツク信号として供給する
ようにしたものである。

本発明によれば、外部からのクロツク信号を用
いて内部クロツク信号を生成するクロツク生成手
段と、前記生成された内部クロツク信号を供給さ
れ該内部クロツク信号の前縁若しくは後縁のいず
れか一方で動作して出力信号を発するフリツプ・
フロツプ回路と、前記出力信号によりチツプへの
入力データをセツトしてチツプ出力信号を発する
組合せ論理回路とを有する集積回路において、前
記外部からのクロツク信号としてデユーテイー比
50％の外部クロツク信号を用い、且つ外部からの
入力信号として該デユーテイー比50％の外部クロ
ツク信号の他に、論理“１”及び論理“０”を表
す２つの信号と該外部クロツク信号とで構成され
る制御信号を用意し、前記内部クロツク信号を供
給する手段が、前記制御信号および前記外部クロ
ツク信号の内のいずれか一方の第１の信号を入力
し、その反転出力および真出力を生成する第１の
バツフア回路と、前記制御信号および外部クロツ
ク信号の内の他方の第２の信号を入力しその反転
出力および真出力を生成する第２のバツフア回路
と、この第２のバツフア回路の反転出力および真
出力にそれぞれ一定の遅延時間を与える第１及び
第２の遅延回路と、前記第１の遅延回路の出力、
前記第１のバツフア回路の真出力、および前記第
２のバツフア回路の真出力を入力する第１の論理
積回路と、前記第２の遅延回路の出力、前記第２
のバツフア回路の反転出力、および前記第１のバ
ツフア回路の反転出力を入力する第２の論理積回
路と、前記第１の論理積回路の出力信号および前
記第２の論理積回路の出力信号を入力し、前記制
御信号として前記論理“１”及び論理“０”を表
す２つの信号を用いる時は前記外部クロツク信号
と同相もしくは逆相の同周期のクロツク信号を前
記内部クロツク信号として出力し、前記制御信号
として前記外部クロツク信号を用いる時は前記遅
延回路の遅延を示す一定時間の時間長で該外部ク
ロツク信号の２分の１周期毎に生じるクロツク信
号を前記内部クロツク信号として出力する論理回
路とを備えたことを特徴とする集積回路が得られ
る。

次に本発明について図面を参照して詳細に説明
する。

第１図は本発明の第１の実施例の集積回路チツ
プを示すブロツク図である。参照番号１１は本発
明で特に設けた内部クロツク信号発生部であり、
この場合排他論理和回路を用いている。参照番号
１２はフリツプ・フロツプ回路、参照番号１３は
組合せ論理回路である。内部クロツク信号発生部
１１は後に説明するような方法で制御信号１４と
デユーテイー比50％の外部クロツク信号１５を入
力して内部クロツク信号１６を発生し、フリツ
プ・フロツプ回路１２へ供給している。組合せ論
理回路１３に対する入力信号はチツプへの入力信
号１７またはフリツプ・フロツプ回路１２の出力
信号であり、組合せ回路１３の出力信号はフリツ
プ・フロツプ回路１２への入力信号またはチツプ
からの出力信号１８である。フリツプ・フロツプ
回路１２はエツジ・トリガ形のフリツプ・フロツ
プ回路であり、内部クロツク信号の前縁において
その入力信号を出力に伝播すると同時に、保持状
態にはいるものとする。

第２図は第１の実施例における内部クロツク信
号の発生を説明するための図であり、ａ，ｂ，ｃ
は制御入力信号１４の状態により３通りの内部ク
ロツク信号が得られることを示している。第２図
ａを参照して、制御入力信号１４が論理“０”の
とき、外部クロツク信号１５が論理“１”になる
と内部クロツク信号１６も論理“１”となり、外
部クロツク信号１５が論理“０”になると内部ク
ロツク信号１６も論理“０”となる。すなわち制
御信号１４が論理“０”に固定している時には、
内部クロツク信号１６と外部クロツク信号１５は
同相である。したがつてチツプ外から見た場合、
チツプ内のフリツプ・フロツプ回路１２は外部ク
ロツク信号１５の前縁（すなわち内部クロツク信
号の前縁）において動作する。

次に第２図ｂを参照して、制御信号１４が論理
“１”に固定された場合、排他論理和回路１１の
性質により内部クロツク信号１６と外部クロツク
信号１５の極性は反転する。すなわち逆相の内部
クロツク信号が発生される。したがつてチツプ外
から見た場合、チツプ内のフリツプ・フロツプ回
路１２は、外部クロツク信号１５の後縁（すなわ
ち内部クロツク信号の前縁）において動作する。
これは従来技術において２分１周期だけ遅延した
クロツクを供給する場合に相当する。

更に第２図ｃを参照して、制御信号１４として
一定時間だけ遅延された外部クロツク信号を供給
した場合、外部クロツク信号１５の前縁および後
縁において制御信号１４と外部クロツク信号１５
の不一致が生ずるため、内部クロツク信号１６が
論理“１”となり、そのあと一定時間経過後両者
が一致することによつて内部クロツク信号１６は
論理“０”となる。すなわちチツプ外から見た場
合、外部クロツク信号１５の前縁および後縁（い
ずれも内部クロツク信号の前縁）において内部の
フリツプ・フロツプ回路は動作する。これは従来
技術において２倍の周波数のクロツクを供給する
場合と同等である。ここにおいて遅延時間は内部
クロツク信号１６として必要な最小パルス幅が保
証されてさえいれば、その精度はさして重要でな
い。

第３図は本発明の第２の実施例の集積回路チツ
プを示すブロツク図であり、参照番号１１〜１８
は第１図と全く同一である。本実施例における内
部クロツク信号発生部２０は、NAND／AND回
路２１と２２、AND回路２３と２４、遅延回路
２５と２６、およびOR回路２７から構成されて
いる。AND回路２３はNAND／AND回路２１
および２２の各真出力と、前者２１の反転出力を
一定時間遅延させた遅延回路２５の出力とを入力
し、AND回路２４はNAND／AND回路２１お
よび２２の各反転出力と、後者２２の真出力を一
定時間遅延させた遅延回路２６の出力とを入力と
している。そしてAND回路２３とAND回路２４
の出力はOR回路２７で論理和がとられ、その結
果は内部クロツク信号１６となつている。

第４図は第２の実施例における内部クロツク信
号の発生を説明するための図であり、ａ，ｂ，ｃ
は制御信号の状態により３通りの内部クロツク信
号が得られることを示している。

第４図ａを参照して、制御信号１４が論理
“１”の場合、AND回路２４の出力は論理“０”
に固定されている。外部クロツク信号１５が論理
“０”から論理“１”に変化すると、AND回路２
３の入力はすべて論理“１”となり、この結果内
部クロツク信号１６は論理“１”となる。次いで
一定時間後には遅延回路２５の出力２５が論理
“０”になるため内部クロツク信号１６は論理
“０”になる。すなわちチツプ外から見た場合、
内部のフリツプ・フロツプ回路１２は外部クロツ
ク信号の前縁において動作する。

次に第４図ｂを参照して、制御信号１４が論理
“０”の場合についてみると、AND回路２３の出
力は常に論理“０”であり、外部クロツク信号１
５が論理“１”から論理“０”に変化した時に、
この時点で遅延回路２６の出力２６はまだ“１”
の状態にあるので、AND回路２４の出力が論理
“１”になる。この状態は一定時間後に遅延回路
２６の出力が“０”に変化することによつて論理
“０”となる。すなわちチツプ外から見た場合、
内部のフリツプ・フロツプ回路１２は、外部クロ
ツク信号の後縁において動作するので、分配する
外部クロツク信号のパルス幅を２分の１周期にし
てあるので、従来の２分の１周期遅延したクロツ
ク信号を供給するのと同等である。

更に第４図ｃを参照して、制御信号１４として
外部クロツク信号１５そのものを供給した場合、
外部クロツク信号１５が論理“０”から論理
“１”に変化した時は、このときは遅延回路２５
の出力２５は“１”となつているので、AND回
路２３の出力が論理“１”になり、一定時間後に
遅延回路出力２５が“０”に戻ると論理“０”に
戻る。また外部クロツク信号１５が論理“１”か
ら論理“０”に変化した場合は、上記と同じよう
な形でAND回路２４の出力が論理“１”になつ
て、一定時間後論理“０”に戻る。したがつてチ
ツプ外から見た場合、内部のフリツプ・フロツプ
回路１２は外部クロツク信号１５の前縁および後
縁において動作する。これは従来技術において２
倍の周波数の外部クロツク信号を供給する場合と
同等である。内部クロツク信号１６のパルス幅を
決定している遅延回路２５と２６は通常数段のゲ
ート回路で構成でき、その遅延時間は内部クロツ
ク信号１６の最小パルス幅が保証されるような値
であればよいことは、実施例１の場合と同様であ
る。なお以上説明した実施例に示した装置は、外
部クロツク信号を受ける入力端子と制御信号を受
ける入力端子の配置を実施例とは逆にしても、同
様に動作する。

本発明は以上説明したように、制御信号を設
け、内部フリツプ・フロツプ回路が外部クロツク
信号の前縁または後縁または前縁と後縁で動作す
るように構成することにより、２分の１周期相当
の遅延をもつクロツク或いは２倍の周波数のクロ
ツクを分配しないでも、それらと同等の動作が得
られるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロツク
図、第２図は第１図の実施例の内部クロツク発生
を説明する図であつて、ａ，ｂおよびｃは３通り
の内部クロツクが得られることを示したものであ
り、第３図は本発明の第２の実施例を示すブロツ
ク図、第４図は第３図の実施例の内部クロツク発
生を説明する図であつて、ａ，ｂおよびｃは３通
りの内部クロツクが得られることを示したもので
ある。 記号の説明：１１は内部クロツク信号発生部
（排他論理和回路）、１２はフリツプ・フロツプ回
路、１３は組合せ論理回路、１４は制御信号、１
５は外部クロツク信号、１６は内部クロツク信
号、１７はチツプへの入力信号、１８はチツプか
らの出力信号、２０は内部クロツク信号発生部、
２１と２２はAND／NAND回路、２３と２４は
AND回路、２５と２６は遅延回路、２７はOR回
路をそれぞれあらわしている。

Claims (1)

1. 【特許請求の範囲】 １ 外部からのクロツク信号を用いて内部クロツ
   ク信号を生成するクロツク生成手段と、前記生成
   された内部クロツク信号を供給され該内部クロツ
   ク信号の前縁若しくは後縁のいずれか一方で動作
   して出力信号を発するフリツプ・フロツプ回路
   と、前記出力信号によりチツプへの入力データを
   セツトしてチツプ出力信号を発する組合せ論理回
   路とを有する集積回路において、 前記外部からのクロツク信号としてデユーテイ
   ー比50％の外部クロツク信号を用い、且つ外部か
   らの入力信号として該デユーテイー比50％の外部
   クロツク信号の他に、論理“１”及び論理“０”
   を表す２つの信号と該外部クロツク信号とで構成
   される制御信号を用意し、 前記内部クロツク信号を供給する手段が、前記
   制御信号および前記外部クロツク信号の内のいず
   れか一方の第１の信号を入力し、その反転出力お
   よび真出力を生成する第１のバツフア回路と、前
   記制御信号および外部クロツク信号の内の他方の
   第２の信号を入力しその反転出力および真出力を
   生成する第２のバツフア回路と、 この第２のバツフア回路の反転出力および真出
   力にそれぞれ一定の遅延時間を与える第１及び第
   ２の遅延回路と、 前記第１の遅延回路の出力、前記第１のバツフ
   ア回路の真出力、および前記第２のバツフア回路
   の真出力を入力する第１の論理積回路と、 前記第２の遅延回路の出力、前記第２のバツフ
   ア回路の反転出力、および前記第１のバツフア回
   路の反転出力を入力する第２の論理積回路と、前
   記第１の論理積回路の出力信号および前記第２の
   論理積回路の出力信号を入力し、前記制御信号と
   して前記論理“１”及び論理“０”を表す２つの
   信号を用いる時は前記外部クロツク信号と同相も
   しくは逆相の同周期のクロツク信号を前記内部ク
   ロツク信号として出力し、前記制御信号として前
   記外部クロツク信号を用いる時は前記遅延回路の
   遅延を示す一定時間の時間長で該外部クロツク信
   号の２分の１周期毎に生じるクロツク信号を前記
   内部クロツク信号として出力する論理回路とを備
   えたことを特徴とする集積回路。