JPH01302918A - データ設定回路 - Google Patents
データ設定回路Info
- Publication number
- JPH01302918A JPH01302918A JP13316488A JP13316488A JPH01302918A JP H01302918 A JPH01302918 A JP H01302918A JP 13316488 A JP13316488 A JP 13316488A JP 13316488 A JP13316488 A JP 13316488A JP H01302918 A JPH01302918 A JP H01302918A
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- counter
- level
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータを設定するデータ設定回路に関するもの
である。
である。
従来のデータ設定回路を第１図に示す。図において、（
１１，（２）及び（３）はそれぞれイネーブル信号、デ
ータ信号、クロック信号が印加される入力端子、（４）
はシフトレジスタ、（５）はシフトレジスタ（４）の各
出力信号、（６）はラッチ、（７）はイネーブル信号か
らラッチ信号（８）を発生する制御回路を示す。第２図
は、第１図の各部の信号波形を示す動作説明図である。
１１，（２）及び（３）はそれぞれイネーブル信号、デ
ータ信号、クロック信号が印加される入力端子、（４）
はシフトレジスタ、（５）はシフトレジスタ（４）の各
出力信号、（６）はラッチ、（７）はイネーブル信号か
らラッチ信号（８）を発生する制御回路を示す。第２図
は、第１図の各部の信号波形を示す動作説明図である。
次に、第１図に示すデータ設定回路の動作について説明
する。まず、データ設定時、イネーブル信号を″ケｖ
ヘ／ｌ／から“Ｈ”レベルにし、データ信号及びクロッ
ク信号がシフトレジスタ（４）に印加されるようにする
。
する。まず、データ設定時、イネーブル信号を″ケｖ
ヘ／ｌ／から“Ｈ”レベルにし、データ信号及びクロッ
ク信号がシフトレジスタ（４）に印加されるようにする
。
その後、所望のビット数のデータをデータ入力端子（２
）及びクロック入力端子（３）から印加し、シフトレジ
スタ（４）に書き込む。次に、所望のビット数のデータ
を印加した後、イネーブル信号をｆｆａ”レベルからＬ
”レベルへ変化させる。この時、制御回路（７）で第２
図に示すようなラッチ信号（８）を発生することにより
、シフトレジスタ（４）の各出力信号（５）がラッチ（
６）に読み込まれることにより、データが設定される。
）及びクロック入力端子（３）から印加し、シフトレジ
スタ（４）に書き込む。次に、所望のビット数のデータ
を印加した後、イネーブル信号をｆｆａ”レベルからＬ
”レベルへ変化させる。この時、制御回路（７）で第２
図に示すようなラッチ信号（８）を発生することにより
、シフトレジスタ（４）の各出力信号（５）がラッチ（
６）に読み込まれることにより、データが設定される。
従来のデータ設定回路は以上のように構成されていたの
で、データ設定にはイネーブル、データ及びクロックの
３入力端子を用いており、必要な入力端子数が多いとい
う問題があった。
で、データ設定にはイネーブル、データ及びクロックの
３入力端子を用いており、必要な入力端子数が多いとい
う問題があった。
本発明は、上記のような問題を解消するためになされた
もので、必要な入力端子数を３端子から２端子に削減す
ることを目的とするものである。
もので、必要な入力端子数を３端子から２端子に削減す
ることを目的とするものである。
本発明のデータ設定回路はカウンタを具備し、データ信
号とクロック信号とでカウンタのリセット信号及びラッ
チ信号を発生することにより、イネーブル信号を外部か
ら必要としないよう構成して必要な入力端子数を３端子
から２端子に削減したものである。
号とクロック信号とでカウンタのリセット信号及びラッ
チ信号を発生することにより、イネーブル信号を外部か
ら必要としないよう構成して必要な入力端子数を３端子
から２端子に削減したものである。
本発明のデータ設定回路はデータ信号とクロック信号と
でカウンタのリセット信号及びラッチ信号を作ることに
より、従来のイネーブル信号と同等の機能をさせて２信
号でデータが設定できるようにしたものである。
でカウンタのリセット信号及びラッチ信号を作ることに
より、従来のイネーブル信号と同等の機能をさせて２信
号でデータが設定できるようにしたものである。
以下、本発明の一実施例を図に基づいて説明する。第１
図は本発明によるデータ設定回路を示す。
図は本発明によるデータ設定回路を示す。
図において、第３図と同一符号のものは相当部分を示す
。図中、（９）はデータ信号とクロック信号からカウン
タ（６）のリセット信号α０を発生する制御回路、αυ
はクロック信号をカウントし、所望のビット数、即ちク
ロツク１言号の数をカウントし、ラッチ信号（８）を発
生するカウンタである。
。図中、（９）はデータ信号とクロック信号からカウン
タ（６）のリセット信号α０を発生する制御回路、αυ
はクロック信号をカウントし、所望のビット数、即ちク
ロツク１言号の数をカウントし、ラッチ信号（８）を発
生するカウンタである。
第２図は第１図の各部の信号波形を示す動作説明図であ
る。
る。
次に動作を第２図を参照して説明する。
データ設定はまずクロック信号がｔ′Ｌ”レベルからｃ
′Ｈ”レベルへの変化時データ信号を“Ｈ″レベル設定
することにより、制御回路（９）は第２図に示すように
カウンタ（ロ）のリセット信号α０を発生し、カウンタ
αυはリセットされる。次に、データはクロック信号が
ＬＨ”レベルから“Ｌ”レベルへ変化スる時にシフトレ
ジスタ（４）へ書き込まれる。又、この時同時にカウン
タ（ロ）もクロック信号をカウントする。
′Ｈ”レベルへの変化時データ信号を“Ｈ″レベル設定
することにより、制御回路（９）は第２図に示すように
カウンタ（ロ）のリセット信号α０を発生し、カウンタ
αυはリセットされる。次に、データはクロック信号が
ＬＨ”レベルから“Ｌ”レベルへ変化スる時にシフトレ
ジスタ（４）へ書き込まれる。又、この時同時にカウン
タ（ロ）もクロック信号をカウントする。
以下上記のように、データは順次クロック信号力ｔ′Ｈ
”レベルからｔｌＬ”レベルへの変化時シフトレジスタ
（４）に書き込まれると、同時にクロック信号はカウン
クα刀でカウントされていく。
”レベルからｔｌＬ”レベルへの変化時シフトレジスタ
（４）に書き込まれると、同時にクロック信号はカウン
クα刀でカウントされていく。
このようにして、所望のビット数のデータが印加される
と、カウンタ（２）から第２図に示されるようなラッチ
信号（８）が発生することにより、シフトレジスタ（４
）の各出力信８（５）がラッチ（６）に読み込まれデー
タが設定される。
と、カウンタ（２）から第２図に示されるようなラッチ
信号（８）が発生することにより、シフトレジスタ（４
）の各出力信８（５）がラッチ（６）に読み込まれデー
タが設定される。
ただし、クロツク１言号がＬ”レベルからｅ′Ｈ”レベ
ルへ変化する時のデータ信号はデータ設定時の１ビツト
目だけがｆ′Ｈ”レベルで、他ビットの時は常に＝ＩＬ
”レベルに設定する必要がある。
ルへ変化する時のデータ信号はデータ設定時の１ビツト
目だけがｆ′Ｈ”レベルで、他ビットの時は常に＝ＩＬ
”レベルに設定する必要がある。
なお、データ信号とクロック信号の極性は上記を反転さ
せても、データ設定は正常に行なえることは言うまでも
ない。
せても、データ設定は正常に行なえることは言うまでも
ない。
以上のように本発明によれば、複雑な手段を用いること
なくデータ設定を従来の３入力端子から２入力端子で簡
単に行うことができる効果がある。
なくデータ設定を従来の３入力端子から２入力端子で簡
単に行うことができる効果がある。
第１図は本発明のデータ設定回路の一実施例を示す回路
図、第２図は第１図の動作説明図、第３図は従来のデー
タ設定回路の回路図、第４図は、第３図の動作説明図で
ある。 図において、（４）・・・シフトレジスタ、（５）・・
シフトレジスタの各出力信号、（６）・・・ラッチ、（
９）は制御回路、（ロ）・・・カウンタである。 なお、図中、同一符号は同一、又は相当部分を示す。
図、第２図は第１図の動作説明図、第３図は従来のデー
タ設定回路の回路図、第４図は、第３図の動作説明図で
ある。 図において、（４）・・・シフトレジスタ、（５）・・
シフトレジスタの各出力信号、（６）・・・ラッチ、（
９）は制御回路、（ロ）・・・カウンタである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- データ及びクロック入力端子と、シフトレジスタ及びラ
ッチを含み、データ信号とクロック信号からカウンタの
リセット信号を作る制御回路と、クロック信号を、カウ
ントし、所望のクロック数をカウント後ラッチ信号を発
生する上記カウンタを具備し、データを設定することを
特徴とするデータ設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13316488A JPH01302918A (ja) | 1988-05-31 | 1988-05-31 | データ設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13316488A JPH01302918A (ja) | 1988-05-31 | 1988-05-31 | データ設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01302918A true JPH01302918A (ja) | 1989-12-06 |
Family
ID=15098183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13316488A Pending JPH01302918A (ja) | 1988-05-31 | 1988-05-31 | データ設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01302918A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03245612A (ja) * | 1990-02-23 | 1991-11-01 | Sanyo Electric Co Ltd | Ｄ／ａ変換器 |
-
1988
- 1988-05-31 JP JP13316488A patent/JPH01302918A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03245612A (ja) * | 1990-02-23 | 1991-11-01 | Sanyo Electric Co Ltd | Ｄ／ａ変換器 |
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